JPS62232154A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62232154A JPS62232154A JP61075788A JP7578886A JPS62232154A JP S62232154 A JPS62232154 A JP S62232154A JP 61075788 A JP61075788 A JP 61075788A JP 7578886 A JP7578886 A JP 7578886A JP S62232154 A JPS62232154 A JP S62232154A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor device
- elements
- semiconductor element
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の素子の配置構造に関し、特に高
周波アナログ用の半導体装置における集積化構造および
、素子の配置により半導体装置の電気的特性を同上する
配線構造に関する。
周波アナログ用の半導体装置における集積化構造および
、素子の配置により半導体装置の電気的特性を同上する
配線構造に関する。
従来この棟の半導体装置は、半導体装置を横取するヒで
必要となる半導体素子およびその他の１回路素子４を、
半４体素子基板の同一平面上もしくは、薄い絶縁膜等を
介して、層状に配置、配線される構造となっていた。
必要となる半導体素子およびその他の１回路素子４を、
半４体素子基板の同一平面上もしくは、薄い絶縁膜等を
介して、層状に配置、配線される構造となっていた。
上述した従来の半導体装置は、半導体素子基板上の同一
平面上に半導体装１ｉｆｔｓ成する半導体素子、および
抵抗素子、静電容量素子、外部取り出し用電極等の半導
体装置が必要とする。各素子および各回路素子が配置さ
れているので、必要とする素子数及び回路素子数によっ
て半導体装置のチップ面、漬が決定される。特に、外部
取り出し用電極及び＋７Ｐ ’Ｉｃ容貴素子等は、回路
を構成上で、大きな面横全必曹とするため、半導体装置
のチップ面積を大きくし、従来の半導体装ＩＩ２では、
装置の東槓山゛がイｌ（下する欠点がある。
平面上に半導体装１ｉｆｔｓ成する半導体素子、および
抵抗素子、静電容量素子、外部取り出し用電極等の半導
体装置が必要とする。各素子および各回路素子が配置さ
れているので、必要とする素子数及び回路素子数によっ
て半導体装置のチップ面、漬が決定される。特に、外部
取り出し用電極及び＋７Ｐ ’Ｉｃ容貴素子等は、回路
を構成上で、大きな面横全必曹とするため、半導体装置
のチップ面積を大きくし、従来の半導体装ＩＩ２では、
装置の東槓山゛がイｌ（下する欠点がある。
また、半導体素子に板の同一平面上に各素子及び各１ｒ
ＪＪ路素子が高密度に配置ぜ詐るため、素子間での電気
的悪影響が生じ、半導体装置の電気的特性全低下させる
欠点がある。
ＪＪ路素子が高密度に配置ぜ詐るため、素子間での電気
的悪影響が生じ、半導体装置の電気的特性全低下させる
欠点がある。
さらに、外部取り出し用電極等の寄生容量等が、装置の
電気的特性に影ＰｊＩを及はすような半導体装直におい
ては、半導体素子基板上では、薄い高誘を率の絶縁層上
に配置きれるため、半導体装置の電気的性能を低下させ
る欠点がある。
電気的特性に影ＰｊＩを及はすような半導体装直におい
ては、半導体素子基板上では、薄い高誘を率の絶縁層上
に配置きれるため、半導体装置の電気的性能を低下させ
る欠点がある。
本発明の半導体装置は、半導体素子基板に配置される半
導体素子及び回路素子において、外部取り出し用電極お
よび静電容量素子回路等のおきな面積形状４必輩とする
回路素子が、半導体基板上に形成される半導体素子ｊ、
・よびその周辺回路素子に対し立体的に配置し、半導体
ｖｃｔのチップ面積を少なくして半導体装置の集積層を
高める構造と、立体的に配置された素子間層に、低誘電
率の厚い絶縁層が用いられることで、谷素子間の１！気
的影＃を少なくし、泊縁層−ヒに配ｌ！ｔ、逼れる素子
に生じる寄生容量か少なくなるため、半導体装置のｔ気
的鉤性を同上させ、低コストで高性能の半導体装置を提
供する構造を有している。
導体素子及び回路素子において、外部取り出し用電極お
よび静電容量素子回路等のおきな面積形状４必輩とする
回路素子が、半導体基板上に形成される半導体素子ｊ、
・よびその周辺回路素子に対し立体的に配置し、半導体
ｖｃｔのチップ面積を少なくして半導体装置の集積層を
高める構造と、立体的に配置された素子間層に、低誘電
率の厚い絶縁層が用いられることで、谷素子間の１！気
的影＃を少なくし、泊縁層−ヒに配ｌ！ｔ、逼れる素子
に生じる寄生容量か少なくなるため、半導体装置のｔ気
的鉤性を同上させ、低コストで高性能の半導体装置を提
供する構造を有している。
次に、本発明について図面を参照して説明する。
第１図に、本発明の一実施例の断面図である。
半導体素子４および、半導体素子の周辺に必要とされる
回路素子３，５は、半導体素子基板１の上面に形成され
る。さらに、半導体素子基板１の上面には、低誘電率の
厚い絶縁層２が形成され、絶縁層２の上面には外部取り
出し用の電極６、および、静電容量素子回路７等が、絶
縁層２の仰１面寺に形成される配線用回路素子８によっ
て、半導体素子基板上の素子３，４．５と１！気的に結
線されて配置、形成嘔れる。
回路素子３，５は、半導体素子基板１の上面に形成され
る。さらに、半導体素子基板１の上面には、低誘電率の
厚い絶縁層２が形成され、絶縁層２の上面には外部取り
出し用の電極６、および、静電容量素子回路７等が、絶
縁層２の仰１面寺に形成される配線用回路素子８によっ
て、半導体素子基板上の素子３，４．５と１！気的に結
線されて配置、形成嘔れる。
絶縁層２の上面に形成された、外部取り出し用電極６は
、絶縁層２が、低誘電率の厚い層であるため寄生容量が
小さくなる。また電極６と静電容量素子回路７と半導体
素子基板１上の回路素子３゜４．５との影響も少ない。
、絶縁層２が、低誘電率の厚い層であるため寄生容量が
小さくなる。また電極６と静電容量素子回路７と半導体
素子基板１上の回路素子３゜４．５との影響も少ない。
さらに１．半導体装置の素子面積の１／２近く金安する
９Ｌ極６と静電容１に素子回゛烙７は、半導体素子基板
１上の回路素子３，４．５に関係なく、絶縁層２の上面
に、任意に配ＩＭできるため、素子面積を小ちく集積度
金高める。
９Ｌ極６と静電容１に素子回゛烙７は、半導体素子基板
１上の回路素子３，４．５に関係なく、絶縁層２の上面
に、任意に配ＩＭできるため、素子面積を小ちく集積度
金高める。
以上説明したように本発明は、半導体装置に内遺される
外部取り出し用電極と静電容量素子回路等の大きな面積
が必要とされる回路素子が、半導体素子基板上に形成さ
れる半導体素子および周辺の回路素子に×Ｎｉシて、立
体的に配ｗｔチれることから、半導体装置のチップ面積
を小さくすることができる。さらに従来の製造寸法規程
において半導体装置の集積層を高めることができる。ま
た、半導体装置のチップ面積が少さくなり、製造課程に
おける論理チップ収量か同上され、低コストの半導体、
ｉｍｒ 提供することができる。
外部取り出し用電極と静電容量素子回路等の大きな面積
が必要とされる回路素子が、半導体素子基板上に形成さ
れる半導体素子および周辺の回路素子に×Ｎｉシて、立
体的に配ｗｔチれることから、半導体装置のチップ面積
を小さくすることができる。さらに従来の製造寸法規程
において半導体装置の集積層を高めることができる。ま
た、半導体装置のチップ面積が少さくなり、製造課程に
おける論理チップ収量か同上され、低コストの半導体、
ｉｍｒ 提供することができる。
また、立体的に配置された素子間に、低＃ｆｊ電率の厚
い絶縁層を有することから、上面に配置される電極層に
生じる寄生容量が小さく、さらに、絶縁層間に配置さむ
た素子間の電気的な恕影へΦが少いため、より優れた高
周波特性の半導体装置を提供することができる。
い絶縁層を有することから、上面に配置される電極層に
生じる寄生容量が小さく、さらに、絶縁層間に配置さむ
た素子間の電気的な恕影へΦが少いため、より優れた高
周波特性の半導体装置を提供することができる。
第１図は、不発明の半導体装置の素子の新面１閾でめる
。 １・・・・・・半導体素子基板、２・・・・・・絶縁層
、３，４゜５・・・・・・半導体素子２よび周辺の回路
素子、６・・・・・・外部取り出し用１ζ他、７・・・
・・・静電尋は素子回路、８・・・・・・配線用ＩＬＩ
！ｌ路素子。 １狐 。
。 １・・・・・・半導体素子基板、２・・・・・・絶縁層
、３，４゜５・・・・・・半導体素子２よび周辺の回路
素子、６・・・・・・外部取り出し用１ζ他、７・・・
・・・静電尋は素子回路、８・・・・・・配線用ＩＬＩ
！ｌ路素子。 １狐 。
Claims (1)
- 半導体素子および半導体素子周辺の回路素子が半導体素
子基板上に配置され、該半導体素子基板と該半導体素子
および該回路素子の上に低誘電率の厚い絶縁層が形成さ
れ、該絶縁層上に外部取り出し用電極および静電容量素
子が配置されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075788A JPS62232154A (ja) | 1986-04-01 | 1986-04-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075788A JPS62232154A (ja) | 1986-04-01 | 1986-04-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62232154A true JPS62232154A (ja) | 1987-10-12 |
| JPH0553068B2 JPH0553068B2 (ja) | 1993-08-09 |
Family
ID=13586302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075788A Granted JPS62232154A (ja) | 1986-04-01 | 1986-04-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232154A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611048A (ja) * | 1985-04-17 | 1986-01-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | メモリ−素子 |
-
1986
- 1986-04-01 JP JP61075788A patent/JPS62232154A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611048A (ja) * | 1985-04-17 | 1986-01-07 | Chiyou Lsi Gijutsu Kenkyu Kumiai | メモリ−素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553068B2 (ja) | 1993-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |