JPS6224357A - マルチ・プロセツサの同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、マルチ・プロセッサシステムにおけるプロセ
ッサユニット間の同期回路に関するものである。

〈従来の技術〉 マイクロプロセッサのハードウェア面及びソフトウェア
面の著しい進歩に伴って、広い範囲の機器を制御するた
めにマイクロプロセッサが用いられ、単一のプロセッサ
だけではなく複数個のプロセッサを利用することによっ
て、高機能化を図るだめの開発が活発に行われている。

第３図は一台のシステム中に複数台のプロセッサユニッ
トヲ設置したマルチ・プロセッサシステムの一構成例を
示す。

同図において３個のプロセッサユニット２，３゜４はい
ずれもシステムパス１に接続され、相互の間が結合され
ている。各プロセッサユニノトハ処理装置（ＣＰＵ）と
ローカルメモリ（ＬＭ）を備え、はぼ同一に構成されて
いる。

上記のようにバス１を介して接続されたプロセッサユニ
ット２，３．４は、システムとして円滑な動作を行わせ
る場合、夫々のプロセッサユニットが実行するタスク間
で同期をとることが必要になる。

この種の従来システムで採られている同期方式は、１台
の例えばプロセッサユニット２がマスクプロセッサユニ
ットとなシ、その他のプロセッサユニ７）３．４’＆ス
レーフフロセツサユニツトトして同期信号を送信して制
御するか、或いは各々のスレーブプロセッサユニットが
マスタスレーブユニットに各々のタスク処理状況を送信
し、その送信内容に基いてマスタプロセッサユニットが
各々のスレーブプロセッサユニットの状況を判断し、各
々のスレーブプロセッサユニットに命令を送信して制御
する方法等が採られている。

〈発明が解決しようとする問題点〉 マルチ・プロセッサシステムの大きな目的の１つは、シ
ステム全体における信号処理を高速に実行することにあ
るが、上記従来のシステムでは同期処理が繁雑であシ、
そのため処理速度の高速化が充分ではなくマルチ化した
所期の目的を達成し得ているとはいえなかった。また各
プロセッサユニット間を同期させるために接続する信号
線についても、夫々に必要となって線数が多くなシ、シ
ステムの拡張か困難になる等の問題があった。

く問題点を解決するための手段〉 本発明は上記従来システムの問題点に鑑みてなされたも
ので、少数の信号線で効率的な同期処理を行うことがで
きるシステムを提供する。

第１図は本発明による同期方式を実行するための回路ブ
ロック図である。同図中システムバス１１には同期用信
号線１２が含まれ、該同期用信号線１２を共有してシス
テムを構成している複数台のプロセッサ二二ソ）１３．
１３・・・が同期処理のために結合されている。複数台
のプロセッサ二二ッ）１３．１３・・・は少なくとも同
期処理部は同一に構成され、該同期処理部には同期制御
ユニツ）ＳＹＵ１４が含まれている。同期制御ユニット
１４は、プロセッサユニット本体からの゛制御信号ＳＣ
と同期処理選択信号ＭＡＳＫとを入力信号とし、出力信
号として待機信号ＷＡ　Ｉ　Ｔを形成する。

待機信号ＷＡＩＴは更にオープンコレクタのインバータ
１５を介して上記同期用信号線１２に同期用信号ＳＹを
出力し、非アクティブの状態で同期動作を指令する。該
同期用信号ＳＹはまた同期制御ユニット１４に入力され
、上記制御信号ＳＣ及び同期処理選択信号ＭＡＳＫの内
容に関連して、当該プロセッサユニット１３を同期処理
と関係させる停止信号５ＴＯＰを出力する。

〈作用〉 上記プロセッサシステムにおいて、１台のプロセッサユ
ニットに注目すれば、同期に関与するか否か！選択信号
ＭＡＳＫの状態によって与えられ、まず同期処理に関与
する場合；当該プロセッサユニット１３内のＣＰＵは同
プロセッサユニット内の同期制御ユニット１４に入力す
る選択信号ＭＡＳＫを非アクティブにする。また同ＣＰ
Ｕは自らのタスクを実行中のときは、制御信号ＳＣとし
てアクティブな信号を同期制御ユニット１４に入力する
。

制御信号ＳＣ及び同期選択信号ＭＡＳＫが入力された同
期制御ユニット１４は、信号ＭＡＳＫが非アクティブで
且つ信号ＳＣがアクティブにある場合、待機信号ＷＡＩ
Ｔをアクティブにし、停止信号５ＴＯＰを非アクティブ
にする。当該プロセッサユニットは、ＣＰＵが自らのタ
スクを終了すると制御信号ＳＣを非アクティブに反転さ
せ、それに対応して同期制御ユニット１４は待機信号Ｗ
Ａ　Ｉ　Ｔを非アクティブに変化させる。

処で同期制御ユニット１４は同期信号線１２上の同期信
号ＳＹが入力されているため、同期用信号線１２を共有
する他のプロセッサユニ７）の少なく共１台がタスクを
実行中の場合は、同期信号丁７はアクティブ状態にある
ためこの場合は同期制御ユニット１４は停止信号５ＴＯ
ＰをアクティブにしてＣＰＵを待機させる。

当該プロセッサユニット以外のプロセッサユニット全て
が処理を終えた場合、同期信号ＳＹは非アクティブにな
って同期関与可能な状態になシ信号線１２の内容が読ま
れ、信号線の内容が非アクティブであれば、同期制御ユ
ニット１４から非アクティブの停止信号が出力され、Ｃ
ＰＵの処理を再開させる。信号線の内容がアクティブで
あれば、同期関与を受は入れる非アクティブになるまで
待機する。

尚プロセッサユニットが同期処理に関与しない場合は、
当該プロセッサユニット内のＣＰＵは同ユニット内の同
期制御ユニット１４に入力する選択信号ＭＡＳＫをアク
ティブにする。該入力信号によシ同期制御ユニノ）１４
け待機信号ＷＡＩＴ及び停止信号５ＴＯＰを夫々非アク
ティブにして同期用信号線１２の内容か当該プロセッサ
ユニット内に読込まれることを阻止する。

〈実施例〉 第２図は本発明による一実施例のマルチ・プロセッサシ
ステムの要部ブロック図である。

同図において、プロセッサ二二ツ）１３に含まれた同期
制御ユニット１４は、ＣＰＵからの制御信号ＳＣ及び同
期選択信号ＭＡＳＫをインバータ１６で反転した信号が
入力された第１アンドゲート１７、及び該アンドゲート
１７の出力信号をインバータ１８を介すると共に更に反
転した信号が入力された第２アンドゲート１９から構成
されている。上記第１アンドゲート１７の出力はまた待
機信号ＷＡ　Ｉ　Ｔとして導出され、オープンコレクタ
からなるインバータ１５を介して同期信号ＳＹが形成さ
れ、同期用信号線１２上に導出される。

該同期信号ＳＹは上記第２アントゲ−）１９の他方の入
力端に反転した信号として入力されて停止信号５ＴＯＰ
を出力を形成するっ 同期関与を阻止するべく選択信号ＭＡＳＫが非アクティ
ブである場合、制御信号ＳＣは第１アントゲ−）１７で
待機信号ＷＡＩＴに変換され、オープンコレクタインバ
ータ１５を通し七同期信号ＳＹとして同期用信号線１う
上に出力される。同時に待機信号ＷＡ　Ｉ　Ｔはインバ
ータ１８を通して第２アンドゲート１９で同期信号ＳＹ
と論理和がとられ、その結果を停止信号５ＴＯＰとして
導出する。

一方同期関与のために選択信号ＭＡＳＫがアクティブに
設定された場合、第１アンドゲート１７の出力信号ＷＡ
ＩＴは非アクティブになる。その結果インバータ１５は
同期信号ＳＹとして非アクティブを出力し、また第２ア
ンドゲート１９の出力５ＴＯＰを非アクティブにする。

同期用信号線１２蜘期信号ｉ７が非アクティブにあるこ
とからシステムとしての同期動作を実行し得る。

〈発明の効果〉 以上本発明によれば、各プロセッサユニットに極めて簡
単な回路を付加することによって、少ない信号線で効率
的な同期処理を行うことができ、マルチ・プロセッサシ
ステムの高速化を図ると共に機能を一層高めることがで
きる。

【図面の簡単な説明】

第１図は本発明による一実施例を示すブロック図、第２
図は同実施例の具体例を示す要部ブロック図、第３図は
従来のマルチ・プロセッサシステムを示すブロック図で
ある。 １２：同期信号線、　　１３：プロセッサユニット、　
　　１４：同期制御ユニット、　　　ＳＣ：制御信号、
　　ＭＡＳＫ：同期選択信号、ＳＹ：同期信号・

Claims (1)

1. 【特許請求の範囲】 １、同一システム中に複数台のプロセッサユニットを設
   けてなるマルチ・プロセッサシステムにおいて、 システムバスに設けられた同期信号線と、 プロセッサのタスク実行状態及び同期処理の要否に応じ
   て、上記同期信号線に同期信号を形成するための各プロ
   セッサ毎に設けられた同期制御部を設けてなることを特
   徴とするマルチ・プロセッサの同期回路。