JPS6224953B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、改善された特性、特に順方向ゲート
バイアスで動作させた場合に、高周波特性が良好
で、高利得の得られる静電誘導電界効果トランジ
スタ（以下SITと称す）及び該トランジスタを少
なくとも一部に含む半導体集積回路装置（SIT―
ICと称す）に関する。

第１図には、従来のSITの一構造例を示す。主
電極１及び２は、第１導電型低不純物密度半導体
領域３に隣接して設けられ、主電流Ｉ_Dは、低不
純物密度領域３の一部に設けられ該領域と接合を
形成する例えばシリンダー状または網目状の逆動
電型領域４（ゲート）の間を貫通する第１導電型
低不純物密度領域５（チヤンネル）を流れる。主
電流Ｉ_Dは、ゲート４に印加される電圧Ｖ_G及び主
電極間の電圧Ｖ_Dによつて制御される。主電極１
及び２はどちらをソース及びドレインとしてもか
まわないが一例として、１をドレイン、２をソー
スとし、ｎチヤンネルSITを例にとつて説明す
る。

SITは、主電流Ｉ_Dが電圧Ｖ_Dに対し飽和しな
い、いわゆる第２図の様な３極管型特性を示すこ
とが１つの特徴であるが従来ゲート電圧Ｖ_Gとし
て逆方向電圧を加えると主電流Ｉ_Dが減少する領
域を主に用いていた（第２図Ｉ領域）。この領域
における第１図Ａ―A′に沿つた断面のポテンシ
ヤル分布を示したのが、第３図ａであり、低不純
物密度半導体領域で形成されるチヤンネルはすべ
て空乏層化しており、動作時においてチヤンネル
内の空間電荷密度はほとんど変化せず、主電流は
ポテンシヤル・バリア（障壁）の谷の高さによつ
て制御されていた。この谷の高さは、ゲート電圧
Ｖ_Gによつて変えられ、｜Ｖ_G｜が大きくなると、
谷の高さは増し、主電流は減少する。即ち、障壁
の高さによつてソースから注入される電子の量が
制御されるわけで、主電流Ｉ_Dは障壁の高さＶ_G ^*
に対し指数関数的に変化する。この領域では△Ｖ
_G ^*はゲート電圧の変化△Ｖ_Gに対しほぼ比例す
る。また、障壁の高さはドレイン電圧Ｖ_Dによつ
ても静電誘導効果によつて変化するので、主電流
Ｉ_Dはゲート電圧Ｖ_G、ドレイン電圧Ｖ_Dの両方に
対して特に低電流領域で指数関数的に変化する。
大電流領域では、主にソース負帰還抵抗が小さい
ながら無視できなくなつてくるので指数関数則か
らずれることもある。それに対して、ゲート電圧
｜Ｖ_G｜を減少してくると、または、順方向電圧
領域では、特性は第２図領域になり、いわゆる
可変抵抗的特性になる。この領域では、チヤンネ
ル内には中性近似領域が存在し、第３図ｂのよう
なポテンシヤル分布になつている。これは、従来
の電界効果トランジスタ（FET）的動作である
が、チヤンネル長さが短く、チヤンネル抵抗が小
さい上にFETと異なり負帰還作用が非常に小さ
いので、ドレイン電圧の影響がソースの近傍に効
率よく及び電流は不飽和となる。

SITを論理集積回路に組み込んだ場合、逆方向
ゲート電圧動作と同時に、順方向ゲート電圧動作
を用いるが、ゲート電圧Ｖ_GがOVまたは小さな正
電圧のときには、主電流Ｉ_Dは少なく（off状
態）、ゲート電圧が高い順方向電圧のときには、
主電流Ｉ_Dは増加する。（on状態）。しかしなが
ら、off状態のときには、第２図第３図ｂからも
わかるように、電流が流れてしまうため、谷の幅
を制御するFET的な動作モードは動作範囲が狭
い。また、第３図ａに示したような谷の高さを制
御する動作モードはon状態の場合ポテンシヤル
障壁を多数キヤリヤが越える必要があるため、ド
レイン電圧Ｖ_Dを高くしないと、抵抗が下がらな
い。しかし、SITは、チヤンネル領域の不純物密
度が低いことと、ゲート領域の不純物密度が高い
ことにより、容量、及びバイポーラ・トランジス
タのベース拡がり抵抗に相当するゲート抵抗が小
さいため、さらに負帰還抵抗が非常に小さいため
高周波動作に非常に優れており、論理集積回路に
おいては低消費電力、高速性に優れている長所を
有していた。

一方、第４図に示すようなバイポーラ・トラン
ジスタでは一導電型のエミツタ２から逆動電型の
ベース４へ少数キヤリアを注入し、この注入量で
コレクタ電流Ｉ_Cを制御している。いいかえれ
ば、第４図Ｂ―B′の断面に沿つたポテンシヤル分
布を第５図ａに示す如くエミツタとベースとの間
の接合のポテンシヤル・バリアの高さを変化させ
ることにより、コレクタ電流を制御することにな
る。この機構を、SITと比較すれば、第３図ａ，
ｂに対応するポテンシヤル分布は第５図ｂ，ｃの
如くなり、エミツタとベース間に生じるポテンシ
ヤル・バリアは電流の流れ方向に対しほぼ一定の
高さを有し、従来のSITの如くポテンシヤルの谷
を生じない。すなわち、従来のSITが一部の動作
領域特に順方向ゲート電圧領域で電流とほぼ平行
にポテンシヤル・バリアを形成して、またFET
では全動作領域でバリアの低い部分（中性近似領
域）の幅を制御していたのに対し、バイポーラ・
トランジスタでは、電流とほぼ垂直なポテンシヤ
ル・バリアを形成してその高さを制御しているこ
とに相当する。それ故、単位チヤンネル面積（ベ
ース面積）あたりのoff状態における電流を比較
すると、バイポーラ・トランジスタの方がこの動
作モードのSITやFETより少なくできる。もつと
もこれは理想的な状態でベース抵抗rbb′による電
圧降下を考えると、エミツタの中心近傍は制御さ
れにくくなつている。しかし、バイポーラ・トラ
ンジスタは一般に注入効率の点からベースの不純
物密度を必要以上に高くすることはできないし、
エミツタの不純物密度を高くする必要があり、さ
らに接合が、ベース・エミツタ間、ベース・コレ
クタ間全面にわたつているので、ベース抵抗が高
く、容量が大きい欠点を有する。従つて、高周波
動作には限界があり、論理集積回路に用いた場合
には、消費電力が大きく、しかも高速度動作が困
難であつた。

本発明は、従来のSITの特徴を生かしつつ、バ
イポーラ・トランジスタの長所をとりいれて、そ
の特性特にノーマリ・オフ特性をさらに改善する
ものである。従つて、SITの高周波特性を生か
し、またSIT―ICでは低消費電力、高速性を生か
し、さらに効率よく主電流の制御をゲート電圧に
よつて行なうものである。本発明によるSITの動
作原理は、従来のSITの一動作領域または従来の
FETの如くゲート周辺における多数キヤリアに
対するポテンシヤル・バリアの谷の幅をゲート電
圧によつて制御しつつ、バイポーラ・トランジス
タの如く、ポテンシヤル・バリアの高さをゲート
電圧によつて制御し、主電流をゲート電圧によつ
て効率よく制御するもので、たとえばゲートに順
方向電圧が加わつた場合には、いわゆるSITとバ
イポーラ・トランジスタの混在した動作機構をも
つ。この動作を模式的に第６図に、主電流にほぼ
垂直なポテンシヤル分布を示す。ａにはoff状態
を示すが、ゲートとチヤンネルの接合の拡散電位
で形成されるポテンシヤル・バリアが高く、かつ
バリアの谷の幅が狭いため、ソース２から注入さ
れた多数キヤリアはほとんどバリアを越えること
ができない。すなわち、off状態における電流が
非常に少ないことは、バリアを越える多数キヤリ
アの数が、ほぼバリアの高さに指数関数的に反比
例し、バリアの谷の幅に比例することから明らか
である。ｂには、ゲートに正電圧が加わつてon
状態のポテンシヤル分布の一例を示すが、バリア
の高さはほとんどなく、しかもバリアの谷の幅が
広くなつている。勿論、バリアの谷の部分を従来
のFETと同様に中性領域としてもよい。また、
ゲートの順方向電圧を大きく降り込んで、ゲート
からの少数キヤリア注入を起させてもよい。特に
順方向ゲート電圧にした場合、少数キヤリアをチ
ヤンネルに注入することによつてバリアの高さが
制御できるので、制御効率をより高くできる。ま
た、この場合、特にドレイン電圧が低いとき飽和
型に近い特性が得られるが、これはソース負帰還
作用やキヤリアの走行速度制限によるものではな
く、むしろ、ゲートから注入された少数キヤリア
とソースから注入される多数キヤリアが殆んど同
数存在する中性領域からなる仮想ベース領域の存
在によつている。第６図ｃに静特性の１例を示
す。オフ状態として、ゲート電圧が逆方向電圧の
場合にも第６図ａのような電位分布となり、オン
状態として順方向電圧、OV、オープン、逆方向
電圧を用いたときには第６図ｂのような電位分布
にできるもので、単に動作ゲート電圧がずれるだ
けのものである。要は、主動作領域で電位障壁の
谷の高さと幅の両方が変化する混在モードを使用
するものである。

第７図は従来のSITの１単位断面の一例であ
り、ａは逆動電型ゲート領域４が低不純物密度半
導体領域３の内部に埋め込まれているもので、主
電極金属１および２は第１導電型低不純物密度領
域３に接する第１導電型高不純物密度領域１１お
よび１２を介してオーム接触している。ゲート領
域４の電極５は図示していないが、やはり低不純
物密度層３の一主表面や側面等の外部に形成され
ている。ｂは低不純物密度領域３の一主表面に接
して、逆導電型ゲート領域４及び一主電極２、高
不純物密度領域１２が設けられている。各領域ご
とに金属電極をつける例をｂに示したが、これは
１例にすぎず、目的に応じて金属電極をとり出す
部分を変更できる。他の主表面の少なくとも一部
には、他主電極１及び高不純物密度領域１１が形
成されている。ｃは、低不純物密度領域３の一主
表面に凹部を形成し、凹部上面に一主電極２、高
不純物密度半導体領域１２が設けられ、凹部側壁
に逆動電型ゲート領域４、底面に絶縁物６を介し
て金属電極５がゲート領域に接している。ｄは、
横型SITの例であり、第１導電型低不純物密度領
域３の一表面に、主電極１，２及び各々に接する
第１導電型高不純物密度半導体領域１１，１２の
間に逆動電型ゲート領域４及び電極５が形成され
ている。他主表面の少なくとも一部には逆動電型
領域１４が設けられている。ここに示した例は接
合型SITであるが、このゲートとチヤンネルのpn
接合のかわりに金属と半導体接合、いわゆるシヨ
ツトキー接合を用いることができるのはいうまで
もない。また、これらの例は代表的なものである
ので、本願発明者らがすでに示した種々のSITの
構造に応用できるのも当然である。さらに、主電
極はどちらをソース、ドレインとしてもよいのも
当然で、目的に応じて異なる。また、ｐ―チヤン
ネル、ｎ―チヤンネルに適用できることもいうま
でもない。

以下に上記の動作原理を実現するための具体的
構造例について述べる。

本発明で重要なのは、チヤンネルの間隔Ｗと、
低不純物密度領域３の特にチヤンネルの不純物密
度であり、順方向ゲート電圧領域でのみ用いる場
合には、これらはゲートに電圧の加わつていない
状態、いわゆる０バイアスで拡散電位による空乏
層の拡がりd₀の２倍よりＷは小さく選ばれる。換
言すれば、０バイアスで充分チヤンネルがピンチ
オフされている状態になるように、チヤンネルの
幅Ｗとチヤンネルの不純物密度が選ばれる。例え
ば、チヤンネルの不純物密度をそれぞれ１×10¹⁴
cm^-3、１×10¹³cm^-3、１×10¹²cm^-3としたとき、
Ｗはそれぞれ約６μ以下、約20μ以下、約60μ以
下であることが望まれる。さらに望ましくは、Ｗ
を片方のゲート周辺の０バイアスにおける空乏層
の拡がりd₀とほぼ等しくした場合には、ポテンシ
ヤル・バリアの谷の高さは拡散電位の約１／４以
上になり、従来のSITのoff状態における主電流の
約１／10以下となる。さらに、、Ｗを０バイアス
空乏層の拡がりd₀の１／２としたときには、ポテ
ンシヤル・バリアの谷の高さは、拡散電位の90％
以上とすることができ、さらに望ましい。しか
し、on抵抗が高くなつてしまうので、あまり狭
いチヤンネル幅Ｗに制限があり、逆にチヤンネル
の幅Ｗは製作上広い方が望ましいので、チヤンネ
ルの不純物密度は、低い方がより望ましい。ゲー
トの不純物密度は高い程よく、ゲート拡がり抵抗
の減少及び比較的低い順方向ゲート電圧における
on状態のときのゲートからチヤンネルへの少数
キヤリアの注入をより少なくする。即ち、拡散電
位をより高くする。さらに、換言すれば、ゲート
電流の増加に対する主電流の増加の割合（電流増
幅率、バイポーラ・トランジスタのβに相当）を
大きくする効果がある。また、ゲート領域は細い
程望ましく、容量の減少、高周波化につながり、
また電流増幅率βの増加にもつながる。たとえ
ば、第７図ｂの構造で、チヤンネルの不純物密度
ｎ＝１×10¹³cm^-3、チヤンネルを１０μφ、低不
純物密度層３の厚さ10μ、ゲート４の主表面にお
ける幅を15μ、深さを2.5μ、不純物密度をＰ＝
１×10¹⁹cm^-3としたとき、１チヤンネルあたりの
off状態（ゲート電圧Ｖ_G＝OV、ドレイン電圧Ｖ_D
＝5V）の電流は、２をソースとしたとき約５μ
Ａでβは直流的に100以上であつた。逆にソース
を１にしたとき（いわゆる倒立型）の場合には、
同条件で電流は３μＡ以下で、βは約１０であつ
た。また、チヤンネルの不純物密度を高くする
と、βも高くできるが、SITの電流増幅率は本質
的に高いことが特徴である。

本発明のSITは、ソースをエミツタ、ゲートを
ベース、ドレインをコレクタとしたバイポーラ的
動作を一部に含んでいるので、チヤンネルの断面
積は、ゲートの面積に比較してより大きいことが
望まれるが、ゲート接合に沿つて、拡散電位によ
るポテンシヤル・バリアがあり、主電流はチヤン
ネルにしぼられるので、この制限はバイポーラ・
トランジスタより厳しくない。しかし、倒立的に
した場合には、この点に若干の考慮が必要とな
る。倒立型の場合、１実験例において、チヤンネ
ルの断面積１に対し、ゲートの面積が約1000の場
合に電流増幅率βは１を越えたので、これ以上の
断面積比を有せば電流増幅を行なうことができ
る。勿論、これは各領域の寸法、不純物密度に大
きく依存し、かつ動作領域によつても変化する。
また、順方向ゲートバイアスを加えた場合、ゲー
トから注入された少数キヤリアの一部はソースに
到達する。ごく少数はソース近くの低不純物密度
層で再結合する。いずれにしても、これらの少数
キヤリアによる電流はチヤンネルまたはドレイン
近傍に注入されて、直列抵抗を低下させ、ソース
からの多数キヤリアの注入を誘発することが望ま
しいので、拡散電位がソース側よりチヤンネルま
たはドレイン側により低いことが望まれる。その
ためには、ゲートの不純物密度をチヤンネル・ド
レイン側により低くするか、本発明のように低不
純物密度領域に不純物密度分布をもたせて、チヤ
ンネルまたはドレイン側をより低くすること、さ
らにこの両方によつて達成できる。

本発明による構造例を第８図に示す。第８図
は、チヤンネル近傍を拡大したもので、上にソー
スがあるとする。ａは、ゲート４を低不純物密度
領域３よりも、より低不純物密度層３′で囲み、
ポテンシヤル・バリアがより高くしやすいもの。
ｂは、上記の説明の通り、チヤンネル、ドレイン
側の不純物密度をより低くしたもの。ｃは、チヤ
ンネル部の不純物密度を周囲の領域３よりもより
低くしたものである。さらに、この構造に前述し
たゲートに不純物密度分布をもたせたものをさら
に用いれば、さらに有効である。

ａ及びｃの構造において、より低不純物密度層
３′は低不純物密度領域３と逆導電型でよく、拡
散電位のみで、この領域すべてが空乏層化してし
まう不純物密度と厚さを有す。以上の構造を採用
すればポテンシヤルの山が低いチヤンネル不純物
密度で高くできオフ状態のドレイン電流をより小
さくできる。ドレイン電流のオン・オフ比が高く
とれることは、短チヤンネル化してもポテンシヤ
ルの山がドレイン電圧で下がりにくくより短チヤ
ンネルで動作可能なことを示している。短チヤン
ネル化されればオン状態のときのドレイン電流も
流れやすくなる。ここに示された領域は高抵抗低
不純物密度で空乏層に覆われていて短チヤンネル
でもあるから、入力容量も小さい。電流駆動能力
が大きく入力容量が小さいことは更にBSIT
（normally off型SIT）の高速低消費電力化を進め
ることを意味している。これらの構造は、従来の
第７図ａ乃至ｄのすべての構造及び本願発明者ら
がすでに提案したSITの他の構造のチヤンネル近
傍領域にすべて適用できるのはいうまでもない。

本発明によるSITを第９図に示す如く、インバ
ータ動作をする論理集積回路に導入した場合、ｎ
チヤンネルの倒立型SITT₁のゲート５に正の信号
電圧を入れると、負荷抵抗の役目を果す横型の
pnpバイポーラ・トランジスタT₂（Ｐ型領域１４
と４、ｎ型領域３で構成）からコレクタでありゲ
ートであるＰ型領域４へ正孔が注入されてゲート
の電位が上がる。この場合に、本発明によるSIT
では、バイポーラ・トランジスタ動作を混在して
いるので、ゲート４からチヤンネル１３に正孔が
注入されて、チヤンネルの抵抗がさらに下がり倒
立型SITT₁はさらに低ドレイン電圧でon状態とな
る。倒立型SITT₁は、ソースn⁺領域１２とチヤン
ネル１３内のポテンシヤル・バリアとの間の距離
が長いためソース抵抗が高いが、on状態のと
き、ゲート４からの正孔の注入によつてこの抵抗
は下げられるため、問題にはならず、このI²Lに
おいて本発明のSITを用いることは非常に有効で
ある。また、ゲートからチヤンネルに電流を流す
ことができるので、定電流源であるバイポーラ・
トランジスタT₂の電流がSITT₁のon、offによつ
て変化しないので、バイポーラ・トランジスタ
T₂の周波数特性は、あまり論理速度に影響を与
えなくなることも、本発明のSITを用いる効果の
１つである。

ここで述べた構造はすべて、従来公知の結晶技
術、加工技術で容易に製造できる。

さらに、負荷トランジスタは、このようにバイ
ポーラ・トランジスタだけでなく、ｐチヤンネル
MIS型FET、ｐチヤンネルFET、ｐチヤンネル
SITにすることができる。また、すべての導電型
を逆にすることもできるのも当然である。

第１０図ａは、負荷トランジスタとして接合型
FETを用いたときの例であり、ソースp⁺領域１
４、ｐ型チヤンネル領域２４、ゲートn⁺領域２
３、ドレインp⁺領域４が横型に配列されてい
る。ドレインp⁺領域は本発明によるSITのゲート
領域と共通になつている。この場合、ゲートn⁺
領域は、ソース２と短絡されていてもよいが、独
立させてクロツクパルスをいれることもできる
し、ゲートn⁺領域は設けずにソースn⁺領域側の
みから電流制御してもよい。また、このCETは
ノーマリ・オフ型が動作の上でより望ましいこと
はいうまでもない。

また、基本的に同様な構造でFETをSITにする
こともできる。それは、１例としてチヤンネルの
不純物密度を低くするかチヤンネル幅を狭め、さ
らにゲート長を短くすることによつて達成され
る。この場合も、ノーマリ・オフ型SITが望まし
いが、より望ましくは本発明のｐチヤンネルSIT
を使用することであろう。

第１０図ｂは、負荷トランジスタとして絶縁ゲ
ート型電界効果トランジスタ（FETまたはSIT）
を使用した例であり、ソースp⁺領域１４、ｎ型
低不純物密度領域３、ドレインp⁺領域４が横型
に配置された例であり、ゲート電極７はSiO₂、
Si₃N₄、それらの混合膜などの絶縁薄膜１６を介
して形成されている。ゲート電極には、金属、半
導体的結晶等が使えるが、上記と同様にクロツク
パルスを入れることができる。

以上の様に、負荷トランジスタは種々のものが
使え、上記の例の如く横型に限らず縦型も勿論可
能であり、種々の変形が考えられる。また、負荷
トランジスタのコレクタまたはドレイン領域とド
ライバトランジスタである。SITのゲート領域を
同じ領域にしなくても、金属等で短絡して電気的
に一体化できることは当然である。また、上述の
平面型に限らず、ステツプ・カツト型など多くの
構造に本発明が適用できることはいうまでもな
い。

本発明を主にノーマリ・オフ型で用いる順方向
ゲート電圧領域で説明してきたが、本発明の要旨
は、off状態のときにチヤンネルにポテンシヤ
ル・バリアが生じ、on状態のときにチヤンネル
に一部電荷中性に近い領域が形成される動作モー
ドを用いることを特徴としており、逆方向電圧で
も、順逆電圧混在でもよく、この場合のSITは、
ゲート電圧領域に応じて前述した如くチヤンネル
の幅、チヤンネルの不純物密度によつて適宜変え
られる。

半導体はSi、Ge、GaAs等―化合物を用い
ることができる。

本発明によるSITは、SITの使用分野をさらに
拡げ、バイポーラ・トランジスタと同様なバイア
スのかけ方で、より高周波、より大電力化が達成
でき、集積回路に組み込んだときには、より低消
費電力、より高速化が達成でき、バイポーラ・ト
ランジスタをSITに置きかえるのに非常に有効
で、工業的価値は高い。

【図面の簡単な説明】

第１図は従来のSITの断面図の一例、第２図は
従来のSITの静特性例、第３図はSITの動作を説
明する図で、第１図Ａ―A′線に沿つたポテンシ
ヤル分布、第４図は従来のバイポーラ・トランジ
スタの断面図、第５図はバイポーラ・トランジス
タの動作を説明するための理想的ポテンシヤル分
布、第６図は本発明によるSITの動作を説明する
ポテンシヤル分布及び静特性例、第７図は従来の
SITの１単位の構造例、第８図は本発明による
SITの構造例、第９図及び第１０図ａ，ｂは本発
明をSITLに応用した例である。

Claims (1)

1. 【特許請求の範囲】 １ 第一導電型高不純物密度領域よりなるソース
   領域及びドレイン領域、前記ソース領域及びドレ
   イン領域の間に存在する高抵抗領域よりなるチヤ
   ンネル領域に隣接して、第二導電型高不純物密度
   領域よりなるゲート領域を備え、前記ゲートの間
   隔及び前記チヤンネル領域の不純物密度をゲート
   電圧OVもしくは小さな正電圧領域で形成される
   空乏層がチヤンネルのほぼ全体を覆うように選定
   し、かつ、前記チヤンネル領域の少なくともゲー
   ト・ゲート間領域近傍に周囲のチヤンネル領域よ
   り不純物密度を低くしたチヤンネル領域、あるい
   は第１導電型と反対導電型のチヤンネル領域を設
   け順方向ゲートバイアスを主動作領域となし、主
   動作領域の少なく共一部においてチヤンネルを電
   荷中性領域として動作させる静電誘導トランジス
   タを少なくとも一部に有することを特徴とする半
   導体集積回路。 ２ 前記ゲート領域をシヨツトキ接合で形成した
   ことを特徴とする前記特許請求の範囲第１項記載
   の半導体集積回路。