JPS62254458A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62254458A JPS62254458A JP61098606A JP9860686A JPS62254458A JP S62254458 A JPS62254458 A JP S62254458A JP 61098606 A JP61098606 A JP 61098606A JP 9860686 A JP9860686 A JP 9860686A JP S62254458 A JPS62254458 A JP S62254458A
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- JP
- Japan
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- gate electrode
- channel
- mosfet
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、能動層を有する半導体領域が多層形成された
半導体装置であって、上下の能動層間のる半導体装置に
関するものである。
半導体装置であって、上下の能動層間のる半導体装置に
関するものである。
従来の技術
多層集積回路では、回路素子の構成される半導体領域が
、従来と異なり薄膜化されるので、上部能動層中の回路
素子と下部能動層中の回路素子あるいは配線とが従来の
実装法に比べて桁違いに近接して配置される。このため
、上部能動層中の回路素子が下部能動層中の回路素子の
電極や配線から電気的干渉を受け、誤動作を起こす可能
性がある。
、従来と異なり薄膜化されるので、上部能動層中の回路
素子と下部能動層中の回路素子あるいは配線とが従来の
実装法に比べて桁違いに近接して配置される。このため
、上部能動層中の回路素子が下部能動層中の回路素子の
電極や配線から電気的干渉を受け、誤動作を起こす可能
性がある。
第３図に１層目、２層目共、表面チャネルを利用する基
本的な集積回路を示す。第３図（四で、Ｐ基板３０１表
面にソースのｎ 領域３０２、ドレインのｎ十領域３０
３が形成され、絶縁膜３ｏ４ 。
本的な集積回路を示す。第３図（四で、Ｐ基板３０１表
面にソースのｎ 領域３０２、ドレインのｎ十領域３０
３が形成され、絶縁膜３ｏ４ 。
中にゲート電極３０６が形成されて１個のＭＯＳＦＥＴ
°°Ｑ１”となる。更に、絶縁膜３０４上には薄膜状の
単結晶が形成され、それをソースのｎ 領域３０６、ド
レインのｎ 領域３ｏ７、チャネルを含むＰ領域３０８
とし、絶縁膜３０９を介してゲｌｔ Ｔ Ｉ Ｉｔとな
る。
°°Ｑ１”となる。更に、絶縁膜３０４上には薄膜状の
単結晶が形成され、それをソースのｎ 領域３０６、ド
レインのｎ 領域３ｏ７、チャネルを含むＰ領域３０８
とし、絶縁膜３０９を介してゲｌｔ Ｔ Ｉ Ｉｔとな
る。
ＭＯ３ＦΣＴｔＱ Ｑ １”のゲート電極３０６に正電
圧が印加されると逆転層３１１が形成され表面チャネル
となる。
圧が印加されると逆転層３１１が形成され表面チャネル
となる。
一方、第３図（ｔ））に示す様に、ＭＯ８ＦＫ丁”ＴＩ
”も単体ならば、ゲート電極３１０に正電圧が印加され
ると逆転層３１２が形成されるのだが、第３図ｃａｌの
様に積層となると、下方のゲート電極３０５が、上方の
ＭＯＳＦＥＴ”τ１”（７）Ｐ領域３０８に影響を及ぼ
して新たに逆転層３１３を誘起してしまう事が生じる。
”も単体ならば、ゲート電極３１０に正電圧が印加され
ると逆転層３１２が形成されるのだが、第３図ｃａｌの
様に積層となると、下方のゲート電極３０５が、上方の
ＭＯＳＦＥＴ”τ１”（７）Ｐ領域３０８に影響を及ぼ
して新たに逆転層３１３を誘起してしまう事が生じる。
この結果、ＭＯ８ＦＫ丁°゛Ｔ１”は本来のゲート電極
３１０の他に、別のＭＯ５ＦＸτ′ゞＱ１”のゲート電
極３０５によっても制御され、誤動作の原因となる。
３１０の他に、別のＭＯ５ＦＸτ′ゞＱ１”のゲート電
極３０５によっても制御され、誤動作の原因となる。
第４図は、１層目が表面チャネル、２層目が埋込みチャ
ネルを利用する基本的な集積回路を示す。
ネルを利用する基本的な集積回路を示す。
第４図（ＩＬ）で、第３図（勾と共通な部分ムは同一番
号を付している。第４図ＴａＪで、絶縁膜３０４上には
薄膜状の単結晶領域が形成され、それを、ソースのｎ
領域４０１、ドレインのｎ 領域４０２、チャネルを含
むｎ領域４０３、絶縁膜４０４を介してゲート電極４０
５が形成され、ＭＯ８ＦＸＴ゛９Ｑ２”となる。第４図
（ｂｌに示す様に、ＭＯＳＦＥＴ” Ｑ ２ ”が単体
ならば、ゲート電極４０６に正電圧が印加されると中性
領域４０６が形成されて埋込みチャネルとなるが、第４
図（１１Ｊの様に、積層となると、下方のゲート電極３
０５が上方のＭＯ８ＦＸＴ°°Ｔ２”のれ領域４０３に
影響を及ぼして新たに蓄積層４ｏ了と中性領域４０８を
誘起してしまう事が生じる。この結果、ＭＯＳＦＥＴ”
Ｔ２′′は本来のゲート電極４０６の他に、ＭＯＳＦＥ
Ｔ”Ｑｌ”のゲート電極３０６によっても制御され、誤
動作の原因となる。
号を付している。第４図ＴａＪで、絶縁膜３０４上には
薄膜状の単結晶領域が形成され、それを、ソースのｎ
領域４０１、ドレインのｎ 領域４０２、チャネルを含
むｎ領域４０３、絶縁膜４０４を介してゲート電極４０
５が形成され、ＭＯ８ＦＸＴ゛９Ｑ２”となる。第４図
（ｂｌに示す様に、ＭＯＳＦＥＴ” Ｑ ２ ”が単体
ならば、ゲート電極４０６に正電圧が印加されると中性
領域４０６が形成されて埋込みチャネルとなるが、第４
図（１１Ｊの様に、積層となると、下方のゲート電極３
０５が上方のＭＯ８ＦＸＴ°°Ｔ２”のれ領域４０３に
影響を及ぼして新たに蓄積層４ｏ了と中性領域４０８を
誘起してしまう事が生じる。この結果、ＭＯＳＦＥＴ”
Ｔ２′′は本来のゲート電極４０６の他に、ＭＯＳＦＥ
Ｔ”Ｑｌ”のゲート電極３０６によっても制御され、誤
動作の原因となる。
発明が解決しようとする問題点
以上の説明で明らかな様に、積層集積回路の実現に必要
な解決すべき問題点として、上下能動層間の電気的干渉
に伴ない本来のチャネルとは別の寄生チャネルが形成さ
れ能動素子の誤動作を招く事が挙げられる。
な解決すべき問題点として、上下能動層間の電気的干渉
に伴ない本来のチャネルとは別の寄生チャネルが形成さ
れ能動素子の誤動作を招く事が挙げられる。
本発明は上記問題点に鑑み、電気的干渉に起因する寄生
チャネルの発生を防止しうる半導体装置を提供すること
を目的とする。
チャネルの発生を防止しうる半導体装置を提供すること
を目的とする。
問題点を解決するための手段
本発明は、上記問題点を解決するため、各能動層に配置
される能動素子に対して （１２２層目以上の能動層のＭＯ５ＦＩＥＴは埋込みチ
ャネル形を用い、 （２）上下の能動層で対応する位置にあるＭＯ５ＦＩＥ
Ｔの導電形は逆とし、 Ｇ３）１層目の能動層のＭＯＳＦＥＴは埋込みチャネル
形ならば上記（−の条件が拡張され１層目から適用する
とともに表面チャネル形ならば、対応する２層目のＭＯ
ＳＦＥＴとチャネルを含む領域が同一導電形で、伝導に
寄与するキャリアは逆導電形であるように構成されてい
る。
される能動素子に対して （１２２層目以上の能動層のＭＯ５ＦＩＥＴは埋込みチ
ャネル形を用い、 （２）上下の能動層で対応する位置にあるＭＯ５ＦＩＥ
Ｔの導電形は逆とし、 Ｇ３）１層目の能動層のＭＯＳＦＥＴは埋込みチャネル
形ならば上記（−の条件が拡張され１層目から適用する
とともに表面チャネル形ならば、対応する２層目のＭＯ
ＳＦＥＴとチャネルを含む領域が同一導電形で、伝導に
寄与するキャリアは逆導電形であるように構成されてい
る。
作用
本発明は上記した構成により、上下能動層間の電気的干
渉によって影響を受けても逆転層だけが形成され、能動
素子の主動作状態で利用される多域となるため、寄生チ
ャネルを形成することにはならず、誤動作は生じない。
渉によって影響を受けても逆転層だけが形成され、能動
素子の主動作状態で利用される多域となるため、寄生チ
ャネルを形成することにはならず、誤動作は生じない。
実施例
以下本発明の実施例について図面を参照しながら説明す
る。
る。
第１図は、本発明の第１の実施例の半導体装置の断面図
を示すものである。第１図において、１ｏ１はＰ型シリ
コン半導体基板（以下Ｐ基板という）で、Ｐ基板１ｏ１
中にｎウェル領域１０２を形成する。
を示すものである。第１図において、１ｏ１はＰ型シリ
コン半導体基板（以下Ｐ基板という）で、Ｐ基板１ｏ１
中にｎウェル領域１０２を形成する。
Ｐ基板１０１表面の、ソースのｎ 領域１０３、ドレイ
ンのｎ 領域１０４、および絶縁膜１０５を介して設け
たゲート電極１０６により表面チャネル形ＭＯ５ＦＸＴ
”ｖ１″が構成される。ゲート電極１０６に正電圧が印
加された時、逆転層１０７が形成され電子に対する表面
チャネルとなる。
ンのｎ 領域１０４、および絶縁膜１０５を介して設け
たゲート電極１０６により表面チャネル形ＭＯ５ＦＸＴ
”ｖ１″が構成される。ゲート電極１０６に正電圧が印
加された時、逆転層１０７が形成され電子に対する表面
チャネルとなる。
一方、ｎウェル領域１０２表面の、ソースのＰ＋領域１
０Ｂ、ドレインのＰ十領域１０９、および位４−Ｌ ａ
ｔ ａ＾Ｃも人１イ凱磐↓入Ｗ を濁に−Ａ＾１ｒよ
り表面チャネル形ＭＯＳＦＥＴ”Ｖ２”が構成される。
０Ｂ、ドレインのＰ十領域１０９、および位４−Ｌ ａ
ｔ ａ＾Ｃも人１イ凱磐↓入Ｗ を濁に−Ａ＾１ｒよ
り表面チャネル形ＭＯＳＦＥＴ”Ｖ２”が構成される。
ゲート電極１１ｏに負電圧が印加された時、逆転層１１
１が形成され正孔に対する表面チャネルとなる。
１が形成され正孔に対する表面チャネルとなる。
絶縁膜１０ｇ上で、ＭＯ８ＦＩ！Ｔ”Ｖｌ”に対応して
薄膜状の単結晶領域を形成し、ソースのＰ＋領域１１２
、ドレインのＰ＋領域１１３、チャネルを有するＰ領域
１１４、および絶縁膜１１６を介して設けたゲート電極
１１６により埋込みチャネル形ＭＯ８ＦＲＴ”Ｗｌ”が
構成される。ＭＯＳＦＥＴ”Ｗｌ”が単体ならば、ゲー
ト電極１１６に負電圧が印加された時、中性領域１１７
が形成され、正孔に対する埋込みチャネルとなる。（こ
の時、中性領域１１７が形成されず、完全空包化してい
ても、中性領域１１７に対応する位置は最も低電位とな
り、やはり、チャネルとして利用でき、その場合、ＭＯ
ＳＦＥＴ”Ｗｌ”はＭＯＳ−８ＩＴとなる。） ところが、ＭＯＳＦＥＴ”Ｗｌ”が積層状態なので、下
方のゲート電極１０６が、上方のＭＯＳＦＥＴ゛Ｗ１”
のＰ領域１１４の下部に影響を及ぼすと、逆転層１１８
を誘起し得る。しかし、逆転層１１８には電子が存在す
るのでＭＯＳＦＥＴ”Ｗｌ”の寄生チャネルとはならな
い。
薄膜状の単結晶領域を形成し、ソースのＰ＋領域１１２
、ドレインのＰ＋領域１１３、チャネルを有するＰ領域
１１４、および絶縁膜１１６を介して設けたゲート電極
１１６により埋込みチャネル形ＭＯ８ＦＲＴ”Ｗｌ”が
構成される。ＭＯＳＦＥＴ”Ｗｌ”が単体ならば、ゲー
ト電極１１６に負電圧が印加された時、中性領域１１７
が形成され、正孔に対する埋込みチャネルとなる。（こ
の時、中性領域１１７が形成されず、完全空包化してい
ても、中性領域１１７に対応する位置は最も低電位とな
り、やはり、チャネルとして利用でき、その場合、ＭＯ
ＳＦＥＴ”Ｗｌ”はＭＯＳ−８ＩＴとなる。） ところが、ＭＯＳＦＥＴ”Ｗｌ”が積層状態なので、下
方のゲート電極１０６が、上方のＭＯＳＦＥＴ゛Ｗ１”
のＰ領域１１４の下部に影響を及ぼすと、逆転層１１８
を誘起し得る。しかし、逆転層１１８には電子が存在す
るのでＭＯＳＦＥＴ”Ｗｌ”の寄生チャネルとはならな
い。
同様に、絶縁膜１０５上で、ＭＯＳＦＥＴ”Ｖ２”に対
応して薄膜状の単結晶領域を形成し、ソースのｎ＋領域
１１９、ドレインのｎ 領域１２０、チャネルを有する
ｎ領域１２１、および絶縁膜１２２を介して設けたゲー
ト電極１２３により埋込みチャネル形ＭＯ３ＦＸＴ″”
Ｗ２′′が構成される。
応して薄膜状の単結晶領域を形成し、ソースのｎ＋領域
１１９、ドレインのｎ 領域１２０、チャネルを有する
ｎ領域１２１、および絶縁膜１２２を介して設けたゲー
ト電極１２３により埋込みチャネル形ＭＯ３ＦＸＴ″”
Ｗ２′′が構成される。
ＭＯＳＦＥＴ”Ｗ２”が単体ならば、ゲート電極１２３
に正電圧が印加された時、中性領域１２４が形成され、
電子に対する埋込みチャネルとなる。
に正電圧が印加された時、中性領域１２４が形成され、
電子に対する埋込みチャネルとなる。
（この時、中性領域１２４が形成されず、完全空包化し
ても、Ｍ ＯＳ Ｆ ＲＴ ”Ｗ １ ” Ｏ場合ト同
様に、ＭＯＳ−８ＩＴとなるので、動作上の問題はない
。） ところが、ＭＯ８ＦＲＴ″ｔ Ｗ ２１′が積層状態な
ので、下方のゲート電極１１ｏが上方のＭＯ５ＦＸＴパ
Ｗ２”のｎ領域１２１の下部に影響を及ぼすと、逆転層
１２６を誘起し得る。しかし、逆転層１２６には正孔が
存在するので、ＭＯＳＦＥＴ”Ｗ２”の寄生チャネルと
はならない。
ても、Ｍ ＯＳ Ｆ ＲＴ ”Ｗ １ ” Ｏ場合ト同
様に、ＭＯＳ−８ＩＴとなるので、動作上の問題はない
。） ところが、ＭＯ８ＦＲＴ″ｔ Ｗ ２１′が積層状態な
ので、下方のゲート電極１１ｏが上方のＭＯ５ＦＸＴパ
Ｗ２”のｎ領域１２１の下部に影響を及ぼすと、逆転層
１２６を誘起し得る。しかし、逆転層１２６には正孔が
存在するので、ＭＯＳＦＥＴ”Ｗ２”の寄生チャネルと
はならない。
以上の様に、本実施例によれば、１層目の能動層のＭＯ
ＳＦＥＴが表面チャネル形で、２層目の能動層のＭＯＳ
ＦＥＴが埋込みチャネル形であり、しかも上下の対応す
るＭＯ５ＦＫ丁のチャネルを含む領域が同−導電形で、
多数キャリアが逆導電形とすることにより、上下の能動
層間の電気的干渉があっても寄生チャネルは形成されず
、誤動作は生じない。
ＳＦＥＴが表面チャネル形で、２層目の能動層のＭＯＳ
ＦＥＴが埋込みチャネル形であり、しかも上下の対応す
るＭＯ５ＦＫ丁のチャネルを含む領域が同−導電形で、
多数キャリアが逆導電形とすることにより、上下の能動
層間の電気的干渉があっても寄生チャネルは形成されず
、誤動作は生じない。
第２図は、本発明の第２の実施例の半導体装置の断面図
である。
である。
第２図において、Ｐ基板２０１とその表面に形成したｎ
ウェル領域２０２があり、Ｐ基板２０１表面のソースの
ｎ十領域２０３、ドレインのｎ＋領域２０４、埋込みチ
ャネル用のｎ領域２０５、および絶縁膜２０６を介して
設けたゲート電極、２ｏ７に士 ｔ）ＭＯ８Ｆ 宜Ｔ”
Ｘｌ ” ＊（ｎｉｌ Ｆ？ ’Ｋ ｈ−スへゲート電
極２０７に正電圧を印加すると、中性領域２０８が形成
され、電子に対する埋込みチャネルとなる。
ウェル領域２０２があり、Ｐ基板２０１表面のソースの
ｎ十領域２０３、ドレインのｎ＋領域２０４、埋込みチ
ャネル用のｎ領域２０５、および絶縁膜２０６を介して
設けたゲート電極、２ｏ７に士 ｔ）ＭＯ８Ｆ 宜Ｔ”
Ｘｌ ” ＊（ｎｉｌ Ｆ？ ’Ｋ ｈ−スへゲート電
極２０７に正電圧を印加すると、中性領域２０８が形成
され、電子に対する埋込みチャネルとなる。
絶縁膜２０６上に２層目の薄膜状の単結晶領域が形成さ
れ、ＭＯ５ＦＩＥＴ ”ゞｘ１”に対応してソースのＰ
＋領域２０９、ドレインのＰ十領域２１０埋込みチャネ
ル用のＰ領域２１１、および絶縁膜２１２を介して設け
たゲート電極２１３によりＭＯ８ＦＸＴ″ゞＹ１”が構
成される。ゲート電極２１３に負電圧を印加すると中性
領域２１４が形成され、正孔に対する埋込みチャネルと
なる。
れ、ＭＯ５ＦＩＥＴ ”ゞｘ１”に対応してソースのＰ
＋領域２０９、ドレインのＰ十領域２１０埋込みチャネ
ル用のＰ領域２１１、および絶縁膜２１２を介して設け
たゲート電極２１３によりＭＯ８ＦＸＴ″ゞＹ１”が構
成される。ゲート電極２１３に負電圧を印加すると中性
領域２１４が形成され、正孔に対する埋込みチャネルと
なる。
下方のゲート電極２０７からの電気的な干渉により、逆
転層２１６が形成されても、電子が存在する為に、ＭＯ
３ＦＩＥＴ”！１″の寄生チャネル 。
転層２１６が形成されても、電子が存在する為に、ＭＯ
３ＦＩＥＴ”！１″の寄生チャネル 。
とはならない。
同様に、絶縁膜２１２上に３層目の薄膜状の単結晶領域
が形成され、ＭＯＳＦＥＴ”τ１”に対応してソースの
ｎ 領域２１６、ドレインのｎ十領域２１７、埋込みチ
ャネル用のｎ領域２１８、および絶縁膜２１９を介して
設けたゲート電極２２０によりＭＯＳＦＥＴ ”ｚｌ”
が構成される。ゲート電極２２０に正電圧を印加すると
中性領域２２１が形成され、電子に対する埋込みチャネ
ルとなる。
が形成され、ＭＯＳＦＥＴ”τ１”に対応してソースの
ｎ 領域２１６、ドレインのｎ十領域２１７、埋込みチ
ャネル用のｎ領域２１８、および絶縁膜２１９を介して
設けたゲート電極２２０によりＭＯＳＦＥＴ ”ｚｌ”
が構成される。ゲート電極２２０に正電圧を印加すると
中性領域２２１が形成され、電子に対する埋込みチャネ
ルとなる。
下方のゲート電極２１３からの電気的な干渉により、逆
転層２２２が形成されても、正孔が存在する為にＭＯ８
ＦＫτ゛ｚ１′′の寄生チャネルとはならない。
転層２２２が形成されても、正孔が存在する為にＭＯ８
ＦＫτ゛ｚ１′′の寄生チャネルとはならない。
一方、ｎウェル領域２０２表面のソースのＰ＋領域２２
３、ドレインのＰ＋領域２２４、埋込みチャネル用のＰ
領域２２６、および絶縁膜２０１５を介して設けたゲー
ト電極２２６により、ＭＯ５ＦＩＥＴ°°ｘ２”が構成
される。ゲート電極２２６に負電圧を印加すると中性領
域２２７が形成され、正孔に対する埋込みチャネルとな
る。
３、ドレインのＰ＋領域２２４、埋込みチャネル用のＰ
領域２２６、および絶縁膜２０１５を介して設けたゲー
ト電極２２６により、ＭＯ５ＦＩＥＴ°°ｘ２”が構成
される。ゲート電極２２６に負電圧を印加すると中性領
域２２７が形成され、正孔に対する埋込みチャネルとな
る。
絶縁膜２０６上の２層目の薄膜状の単結晶領域には、Ｍ
Ｏ８Ｆ］ＥＴ”Ｘ２”に対応シテ、ソースのｎ十領域２
２８、ドレインのｎ十頭域２２９、埋込みチャネル用の
ｎ領域２３ｏ１および絶縁膜２１２を介して設けられた
ゲート電極２３１により、ＭＯＳＦＥＴ ”！２” ７
５：構成される。ゲート電極２３１に正電圧を印加する
と中性領域２３２が形成され、電子に対する埋込みチャ
ネルとなる。
Ｏ８Ｆ］ＥＴ”Ｘ２”に対応シテ、ソースのｎ十領域２
２８、ドレインのｎ十頭域２２９、埋込みチャネル用の
ｎ領域２３ｏ１および絶縁膜２１２を介して設けられた
ゲート電極２３１により、ＭＯＳＦＥＴ ”！２” ７
５：構成される。ゲート電極２３１に正電圧を印加する
と中性領域２３２が形成され、電子に対する埋込みチャ
ネルとなる。
下方のゲート電極２２６からの電気的干渉により、逆転
層２３３が形成されても、正孔が存在するため、ＭＯＳ
ＦＥＴ”Ｙ２”の寄生チャネルとはならない。
層２３３が形成されても、正孔が存在するため、ＭＯＳ
ＦＥＴ”Ｙ２”の寄生チャネルとはならない。
同様に、絶縁膜２１２上の３層目の薄膜状の単結晶領域
には、ＭＯＳＦＥＴ”Ｙ２”に対応して、ソースのＰ
領域２３４、ドレインのＰ 領域２３５、埋込みチャネ
ル用のＰ領域２３６、および絶縁膜２３７を介して設け
たゲート電極２３８によりＭＯ５ＦＩＥ！”Ｚ２”が構
成される。ゲート電極２３８に負電圧を印加すると中性
領域２３９が形成され、正孔に対する埋込みチャネルと
なる。
には、ＭＯＳＦＥＴ”Ｙ２”に対応して、ソースのＰ
領域２３４、ドレインのＰ 領域２３５、埋込みチャネ
ル用のＰ領域２３６、および絶縁膜２３７を介して設け
たゲート電極２３８によりＭＯ５ＦＩＥ！”Ｚ２”が構
成される。ゲート電極２３８に負電圧を印加すると中性
領域２３９が形成され、正孔に対する埋込みチャネルと
なる。
下方のゲート電極２３１からの電気的干渉により、逆転
層２４０が形成されても、電子が存在するため、輩０８
ＦＩＴ”Ｚ２”の寄生チャネルとはならない。以上の説
明で中性領域２０８，２１４゜２２１．２２７．２３２
．２３９が生ぜず完全空包化しても、この部分が最も低
電位領域となるので、埋込みチャネルの状態は維持され
る。
層２４０が形成されても、電子が存在するため、輩０８
ＦＩＴ”Ｚ２”の寄生チャネルとはならない。以上の説
明で中性領域２０８，２１４゜２２１．２２７．２３２
．２３９が生ぜず完全空包化しても、この部分が最も低
電位領域となるので、埋込みチャネルの状態は維持され
る。
以上の様に本実施例によれば、各能動層のＭＯ８ＦＩＥ
丁は全て、埋込みチャネル形で、しかも、上下の対応す
るＭＯＳＦＥＴのチャネルを含む領域が逆導電形で、多
数キャリアも逆導電形とすることにより上下の能動層間
に電気的干渉があっても、寄生チャネルは形成されず、
誤動作は生じない。しかも、本実施例によって、埋込み
チャネル形のＣＭＯ３ＦＩＥＴが、上下の能動層で、導
電形を逆にすれば、電気的干渉を気にせずに実現できる
。
丁は全て、埋込みチャネル形で、しかも、上下の対応す
るＭＯＳＦＥＴのチャネルを含む領域が逆導電形で、多
数キャリアも逆導電形とすることにより上下の能動層間
に電気的干渉があっても、寄生チャネルは形成されず、
誤動作は生じない。しかも、本実施例によって、埋込み
チャネル形のＣＭＯ３ＦＩＥＴが、上下の能動層で、導
電形を逆にすれば、電気的干渉を気にせずに実現できる
。
さらに埋込みチャネルにより、薄膜状の単結晶領域の結
晶性の悪い界面は利用しないので、ＭＯＳＦＥＴの高性
能化に役立つ。
晶性の悪い界面は利用しないので、ＭＯＳＦＥＴの高性
能化に役立つ。
なお、本実施例において、埋込みチャネル用の領域が不
純物をほとんど含まない近真性（勿論、真性も含む）領
域でもよい。
純物をほとんど含まない近真性（勿論、真性も含む）領
域でもよい。
発明の効果
以上の様に本発明によれば、上下能動層のＭＯＳＦＥＴ
に電気的干渉が生じても少数キャリアの逆転層だ的干渉
に起因する寄生チャネルの発生を防止する事が出き、そ
の実用的価値は大きい。
に電気的干渉が生じても少数キャリアの逆転層だ的干渉
に起因する寄生チャネルの発生を防止する事が出き、そ
の実用的価値は大きい。
第１図は本発明の第１の実施例における半導体装置の断
面図、第２図は本発明の第２の実施例の半導体装置の断
面図、第３図、第４図は従来の半導体装置の断面図であ
る。 １０１・・・・・・Ｐ型シリコン半導体基板、Ｖｌ、Ｖ
２・・・・・・表面チャネル形ＭＯ５Ｆ１丁、Ｗｌ、Ｗ
２・・・・・・埋込みテ゛ヤネル形ＦＩＴ０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１０
１−Ｐ翌シリゴン牟厚刊〜を坂 ｖｔ、 ｖｚ−−一表面テイ芋ルＭＬｒ−１０ＳＦＥ丁
ｗｔ、 ｗｚ −−一理しティ年ルｖＬＦＥＴ第１図 １−ｙＬ ［＝コ中ａ習Ｕへ 第２図 第３図 ｔ ３０Ｚ ３０３ 第４図
面図、第２図は本発明の第２の実施例の半導体装置の断
面図、第３図、第４図は従来の半導体装置の断面図であ
る。 １０１・・・・・・Ｐ型シリコン半導体基板、Ｖｌ、Ｖ
２・・・・・・表面チャネル形ＭＯ５Ｆ１丁、Ｗｌ、Ｗ
２・・・・・・埋込みテ゛ヤネル形ＦＩＴ０ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１０
１−Ｐ翌シリゴン牟厚刊〜を坂 ｖｔ、 ｖｚ−−一表面テイ芋ルＭＬｒ−１０ＳＦＥ丁
ｗｔ、 ｗｚ −−一理しティ年ルｖＬＦＥＴ第１図 １−ｙＬ ［＝コ中ａ習Ｕへ 第２図 第３図 ｔ ３０Ｚ ３０３ 第４図
Claims (2)
- （１）少なくとも１つのＭＯＳＦＥＴを有する能動層を
多層形成するとともに、２層目以上の能動層中のＭＯＳ
ＦＥＴを全て埋込みチャネル形とし、かつ、ある能動層
と、前記能動層の上もしくは下の位置にある能動層にお
いて、相対する位置にあるＭＯＳＦＥＴの導電形は逆と
なるように構成したことを特徴とする半導体装置。 - （２）能動層中に２つのＭＯＳＦＥＴを有し、前記２つ
のＭＯＳＦＥＴの導電形が逆となるように構成したこと
を特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098606A JPS62254458A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61098606A JPS62254458A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254458A true JPS62254458A (ja) | 1987-11-06 |
Family
ID=14224258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61098606A Pending JPS62254458A (ja) | 1986-04-28 | 1986-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04267563A (ja) * | 1991-02-22 | 1992-09-24 | Semiconductor Energy Lab Co Ltd | 薄膜半導体装置およびその製法 |
| US6352883B1 (en) | 1991-02-22 | 2002-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
-
1986
- 1986-04-28 JP JP61098606A patent/JPS62254458A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04267563A (ja) * | 1991-02-22 | 1992-09-24 | Semiconductor Energy Lab Co Ltd | 薄膜半導体装置およびその製法 |
| US6352883B1 (en) | 1991-02-22 | 2002-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6717180B2 (en) | 1991-02-22 | 2004-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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