JPS62273600A - ピツチ同期型楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 この発明は、発生すべき楽音波形信号を構成する各サン
プリングデータを同楽音のピッチに同期して出力するよ
うにしたピッチ同期型楽音発生装置の改良に関する。

〔従来技術〕

従来、この種の装置は、特開昭５５−１４４・２９６号
公報に示されるように、発生すべき楽音波形の瞬時値を
表すディジタルデータを順次出力する楽音波形データ発
生手段と、該ディジクルデー夕をアナログ信号に変換し
て該ディジタルデータ値に対応した電圧レベルのアナロ
グ信号を順次出力するディジタルアナログ変換器とを備
えるとともに、発生すべき楽音の音高に応じてマスクク
ロック信号を分周することにより同楽音の音高周波数の
略整数倍に等しい周波数のピッチ同期信号を形成し、か
つこのピッチ同期信号を楽音波形データ発生手段に出力
するピッチ同期信号発生手段を備えており、このピッチ
同期信号により楽音波形データ発生手段における前記デ
ィジタルデータの出力タイミングを発生すべき楽音のピ
ッチに同期させるように制御して、ディジタルアナログ
変換器から同楽音のピッチに同期したタイミングで電圧
レベルの変化するアナログ信号を出力するようにしてい
る。

〔発明が解決しようとする問題点〕

しかるに、上記従来のピッチ同期型楽音発生装置におい
ては、楽音波形データ発生手段から出力されたディジタ
ルデータはディジタルアナログ変換器によりそのデータ
値に対応した電圧レベルのアナログ信号に変換されるの
で、楽音波形の瞬時値を表す前記ディジタルデータの分
解能を上げて発生楽音の音質を向上させようとし、又は
同楽音の音量レベルのダイナミックレンジを大きくしよ
うとすると、変換ビット数の大きなディジタルアナログ
変換器を必要とする。一方、ディジタルアナログ変換器
は変換ビット数に比例した数（又は量）の高精度の抵抗
器（又は抵抗層）を必要とするので、該変換ビット数が
増加するとその製造コストが極めて高くなり、その結果
、楽音発生装置の製造コストも高くなる。また、このデ
ィジタルアナログ変換器を他のディジタル回路とともに
集積化した場合、変換ビット数の増加に従ってアナログ
回路部分（抵抗層）が増加して、集積回路の集積度を高
くすることができず、結果として、楽音発生装置の製造
コストが高くなる。このように従来のピッチ同期型楽音
発生装置にあっては、発生楽音の音質を向上させようと
し、又は同楽音の音量レベルのダイナミックレンジを大
きくしようとすると、ディジタルアナログ変換器の変換
ビット数が大きくなって同装置全体の製造コストが高く
なり、また逆に同装置の製造コストを安くするためにデ
ィジタルアナログ変換器の変換ビット数を小さくすると
、発生楽音の音質が悪化し又は同楽音の音量レベルのダ
イナミックレンジを大きくとれないという問題があった
。

この発明は、ディジタルアナログ変換器の変換ビット数
を減少させても、大きな変換ビット数のディジタルアナ
ログ変換器を有する従来のと、７千同期型楽音発生装置
と同等な楽音を発生できるようにして、上記相反する製
造コストと発生楽音の音質、音量レベルとの問題を解決
しようとするものである。

（問題点を解決するための手段〕 かかる問題を解決して上記目的を達成するために、この
発明の構成上の特徴は、発生すべき楽音信号の音高周波
数の略整数倍に等しい周波数のピッチ同期信号を発生す
るピッチ同期信号発生回路と、発生すべき楽音波形を表
すディジタルデータを前記ピッチ同期信号に同期させて
順次出力する楽音波形データ発生手段と、前記ディジタ
ルデータをアナログ信号に変換するディジタルアナログ
変換器とを備えたピッチ同期型楽音発生装置において、
前記楽音波形データ発生手段から出力されるディジタル
データのうちの下位ビットに対応したディジタルデータ
を前記ピッチ同期信号より速いレートで累算する累算手
段と、前記楽音波形データ発生手段から出力されるディ
ジタルデータのうち前記累算される下位ビットのディジ
タルデータより上位のビットに対応したディジタルデー
タと前記累算手段からの累算によるオーバーフローに対
応したディジタルデータとを加算して該加算結果を前記
ディジタルアナログ変換器に出力する加算手段とを設け
たことにある。

〔発明の作用〕

上記のように構成したこの発明においては、楽音波形デ
ータ発生手段からの楽音波形を表すディジタルデータは
、ピッチ同期信号発生回路からのピッチ同期信号に同期
して順次出力されるので、加算手段及び累算手段には、
ピッチ同期信号の１周期の間・値の更新されない前記デ
ィジタルデータが楽音波形データ発生手段から供給され
る。このディジタルデータのうち加算手段に直接供給さ
れる上位ビットに対応したディジタルデータは、加算手
段を介してディジタルアナログ変換器に供給されて、デ
ィジタルアナログ変換器にてそのデータ値に対応した電
圧レベルのアナログ信号に変換される・一方、累算手段
に供給される下位ビットに対応したディジタルデータは
累算手段にてピッチ同期信号より速いレートで累算され
、この累算によるオーバーフローに対応したディジタル
データが、加算手段にて前記上位ビットのディジタルデ
ータと加算されてディジタルアナログ変換器に出力され
るので、ピッチ同期信号の一周期の間に前記下位ビット
のディジタルデータが例えば２回累算されれば、前記上
位ビットのディジタルデータより１ビツト下位のディジ
タルデータが桁上げされ、衣桁上げされたディジタルデ
ータは加算手段にて前記上位ビットのディジタルデー°
夕と加算されてディジタルアナログ変換器に出力され、
またピッチ同期信号の一周期の間に前記下位ビットのデ
ィジタルデータが例えば４回累算されれば、前記上位ビ
ットのディジタルデータより２ビツト下位までのディジ
タルデータが桁上げされ、衣桁上げされたディジタルデ
ータは加算手段にて前記上位ビットのディジタルデータ
と加算されてディジタルアナログ変換器に出力される。

すなわち、累算手段に供給される下位ビットのディジタ
ルデータが、ピッチ同期信号の一周期間に２　　　（ｎ
は自然数）回累算されるとすると、加算手段に直接供給
される上位のディジタルデータよりｎビット下位までの
ディジタルデータがピッチ同期信号の一周期の間に桁上
げされてディジタルアナログ変換器に供給されるので、
ピッチ同期信号の一周期に渡りディジタルアナログ変換
器にて変換されるアナログ信号の平均電圧レベルは、前
記下位ビットのディジタルデータ値をも考慮したものと
なる。

〔発明の効果〕

上記作用説明からも理解できる通り、累算手段及び加算
手段を楽音波形データ発生手段とディジタルアナログ変
換器の間に介在させることにより、上記下位ビットのデ
ィジタルデータを上記上位ビットのディジタルデータに
加味させることができ、上記上位ビットの数に等しい変
換ビット数のディジタルアナログ変換器を用いても、該
変換ビット数より大きなビット数のディジタルデータを
アナログ信号に変換したことと同じになるので、発生楽
音の音質を低下させることなく、かつ同楽音の音量レベ
ルのダイナミックレンジを小さくすることな（、楽音発
生装置の製造コストを低減できる。

また、この発明に係るピッチ同期型楽音発生装置におい
ては、通常、各回路の時分割処理タイミングを決定する
ために高い周波数のクロック信号が予め用意されており
、一方、ピッチ同期信号は最大可聴周波数の約２倍程度
の低い周波数に設定されている信号、例えば、前記クロ
ック信号を分周することにより形成した同クロック信号
より低い周波数の信号であるので、このクロック信号又
はこのクロック信号を分周した信号を利用して累算手段
の累算タイミングを制御することにより、累算手段をピ
ッチ同期信号より速いレートで累算動作させることがで
き、この発明による構成はピッチ同期型楽音発生装置に
とって極めて有効である。特に、前記クロック信号を分
周してピッチ同期信号を形成する場合、このピッチ同期
型楽音発　゛主装置は通常１２音階に相当する楽音を発
生するもので、各音階の音高周波数比は２の１２乗根に
相当する値となるので、各音階音毎のピッチ同期信号の
少なくとも最小公倍数に決定されるクロック信号の周波
数は、ピッチ同期信号に対し極めて大きな値となる。そ
の結果、上記のようにディジタルアナログ変換器の変換
ビット数を少なくすることができ、ピッチ同期型楽音発
生装Ｗの製造コストを低減できる。

〔実施例〕

以下、この発明の一実施例を説明すると、第１図はこの
発明に係る電子楽器をブロック図により示している。

この電子楽器は鍵スィッチ回路１ｏと押鍵検出回路１１
を有している。鍵スィッチ回路１０は鍵盤の複数の鍵に
各々対応しかつ押鍵に応じて閉成される複数の鍵スィッ
チからなる。押鍵検出回路１１は鍵スィッチ回路１０の
各鍵スィッチを走査する鍵スイツチ走査信号を同回路１
０に出力して各鍵スィッチの開閉成状態を検出すること
により、１！盤の各鍵の押離鍵状態を検出し、鍵盤にて
押された鍵に関するキーデータＫＤを出力する。このキ
ーデータＫＤは押された鍵を表すキーコードＫＣと鍵が
押されていることを表すキーオン信号ＫＯＮからなる。

また、押鍵検出回路１１の前記動作は、同回路１１にタ
イミング信号発生回路２０から供給されるマスククロッ
ク信号φＣにより制御されるようになっている。

タイミング信号発生回路２０はマスタクロツタ信号φＣ
を発生するマスククロック発生器２１と、このマスクク
ロック信号φＣをカウントしてカウント値Ｏ〜７を表す
カウント信号を繰返し出力すルカウンタ２２とを有する
。このカウンタ２２の出力にはデコーダ２３が接続され
ており、同デコーダ２３はこのカウント信号をデコード
してカウント値０〜７に各々対応した順次パルス列信号
からなる複数のチャンネルタイミングパルス信号ＣＨ１
−ＣＨ８を出力する。これらのチャンネルタイミングパ
ルス信号ＣＨＩ〜ＣＨ８は１！盤における押鍵に応じて
各々楽音信号を形成する８箇の楽音発生チャンネルに対
応したチャンネルタイミングを示している。なお、マス
ククロック信号φＣの周波数は、同信号φＣから後述す
るピッチ同期パルス信号ＰＳＰ　１〜ＰＳＰ８を分周形
成する関係上、８００キロヘルツ程度の高い値に設定さ
れている。

押鍵検出回路１１の出力にはチャンネル割当て回路３０
が接続されており、同回路３０には押鍵検出回路１１か
ら押鍵に応じたキーデータＫＤが供給されるようになっ
ている。チャンネル割当て回路３０は各楽音発生チャン
ネルに各々対応した８チヤンネルのキーデータメモリを
内蔵し、押鍵検出回路１１からのキーデータＫＤを、８
箇の楽音発生チャンネルのうちのいずれかの空きチャン
ネル（楽音を発生していないチャンネル）に対応したキ
ーデータメモリに記憶させることにより、鍵盤にて押さ
れた鍵の割当てを行う。このキーデータメモリの各チャ
ンネルに各々記憶されたキーコードＫＣ及びキーオン信
号ＫＯＮからなるキーデータＫＤは、チャンネルタイミ
ングに同期してチャンネル？１す当て回路３０から時分
割出かされ、該出力されたキーコードＫＣは同回路３０
の出力に接続された位相データ発生回路４０に供給され
、またキーオン信号ＫＯＮは同回路３０の出力に接続さ
れた楽音波形データ発生回路５０に供給されるようにな
っている。なお、このチャンネル割当て回路３０の前記
割当て動作、出力動作等の動作タイミングはタイミング
信号発生回路２０からのマスククロック信号φＣ及びチ
ャンネルタイミングパルス信号ＣＨＩ〜ＣＨ８により同
期制御される。

位相データ発生回路４０は、その詳細が第２図に示され
ているように、ピッチデータメモリ４１を有する。ピッ
チデータメモリ４１は鍵音高周波数に反比例するピッチ
データを各々鍵音高値に記憶するもので、チャンネル割
当て回路３０から時分割出力されたキーコードＫＣによ
りアドレス指定されて、キーコードＫＣにより表された
鍵に対応するピッチデータをチャンネルタイミングに同
期して時分割出力する。このとき時分割出力されたピッ
チデータはピッチデータメモリ４１の出力に並列に接続
されて各楽音発生チャンネルに対応した８箇のランチ回
路４２−１〜４２−８の各データ入力に各々供給される
。これらのランチ回路４２−１〜４２−８はその制御入
力にてチャンネルタイミングパルス信号ＣＨＩ〜ＣＨ８
を各々入力しており、各楽音発生チャンネルに割当てら
れた鍵に対応したピッチデータを各チャンネル毎に各々
取込み記憶する。ラッチ回路４２−１〜４２−８の各出
力には分周器４３−１〜４３−８が各々接続されており
、同分周器４３−１〜４３−８は、タイミング信号発生
回路２０からのマスタクロツタ信号φＣを、ランチ回路
４２−１〜４２−８から供給されるピッチデータにより
各々分周して、該ピッチデータ値に反比例した周波数の
バルス列信号を各々出力する。これにより、これらのパ
ルス列信号の周波数は各楽音発生チャンネルに割当てら
れた鍵の音高周波数に比例したものとなる。

分周器４３−１〜４３−８の出力にはフリップフロップ
回路４４−１〜４４−８が各々接続されており、分周器
４３−１〜４３−８からの各パルス列信号はフリ・ノブ
フロップ回路４４−１〜４４−８の各セット人力Ｓに供
給されてフリップフロップ回路４４−１〜４４−８を各
々セット制御する。フリップフロップ回路４４−１〜４
４−８の各出力Ｑはアンド回路４５−１〜４５−８の各
一方の入力に供給され、同アンド回路４５−１〜４５−
８の各他方の入力にはタイミング信号発生回路２０から
のチャンネルタイミングパルス信号ＣＨ１〜ＣＨ８が各
々供給されるようになっている。

これらアンド回路４５−１〜４５−８の各出力はオア回
路４６の入力に各々供給されるとともに、フリップフロ
ップ回路４４−１〜４４−８の各リセット人力Ｒに各々
供給されるようになっている。

これにより、フリップフロップ回路４４−１〜４４−８
は、分周器４３−１〜４３−８からパルス列信号が供給
される毎に、各々セットされ、このセットによるフリッ
プフロップ回路４４−１〜４４−８の各出力信号は、チ
ャンネルタイミングパルス信号ＣＨＩ−ＣＨ８により同
期制御されてアンド回路４５−１〜４５−８から各々出
力される。

そして、これらの出力信号によりフリップフロップ回路
４４−１〜４４−８は各々リセットされるので、分周器
４３−１〜４３−８からの鍵音高周波数に比例した前記
パルス列信号はチャンネルタイミングパルス信号ＣＨＩ
〜ＣＨ８のパルス幅に変換され、かつ各チャンネルタイ
ミングにおいてオア回路４６に出力される。オア回路４
６はこれらの入力信号をオア合成して出力することによ
り、各楽音発生チャンネルに割当てられた鍵の音高周波
数に比例した周波数のパルス列信号をチャンネルタイミ
ング毎に時分割出力する。また、フリップフロップ回路
４４−１〜４４−８の各出力Ｑは並列にピッチ同期パル
ス信号ＰＳＰＩ〜ＰＳＰ８として出力される。これらの
ピッチ同期パルス信号ＰＳＰＩ〜ＰＳＰ８は分周器４３
−１〜４３−８からの各パルス列信号に同期して立上が
るパルス列信号であって、その立上がりタイミング間隔
は各楽音発生チャンネルに割当てられた鍵の音高周期の
整数分の−になる。すなわち、これらのピッチ同期パル
ス信号ＰＳＰ　１〜ＰＳＰ８は発生すべき楽音のピッチ
に同期するので、後述する楽音波形データの出力タイミ
ングを前記楽音のピッチに同期させる信号として利用さ
れる。

オア回路４６の出力は加算器４７の一方の入力に供給さ
れている。加算器４７の出力は楽音発生チャンネルに対
応した８ステージのシフトレジスタ４８の入力に接続さ
れており、同シフトレジスタ４８はタイミング信号発生
回路２０からのマスククロック信号φＣによりシフト制
御されて入力に供給されたデータを順次シフトし、最終
ステージまでシフトされたデータは加算器４７の他方の
入力に供給されるようになっている。これにより、オア
回路４６からパルス信号が出力される毎に、加算器４７
及びシフトレジスタ４８は同レジスタ４８に記憶されて
前記パルス信号の属する楽音発生チャンネルに関するデ
ータに「１」を累算することにより、前記楽音発生チャ
ンネルに割当てられた鍵の音高周波数に比例した速さで
増加を繰返すデータを楽音発生チャンネル毎に時分割形
成する。このデータは発生すべき楽音波形の位相に対応
するもので、位相データＰＤとして位相データ発生回路
４０から楽音波形データ発生回路５０にチャンネルタイ
ミングに同期して供給される。

楽音波形データ発生回路５０には、チャンネル割当て回
路３０からのキーオン信号ＫＯＮもチャンネルタイミン
グに同期して供給されており、この楽音波形データ発生
回路５０は、これらの位相データＰＤ及びキーオン信号
ＫＯＨに基づいて、楽音波形の瞬時値を表す例えば１２
ビツトからなる楽音波形データＷＤを各楽音発生チャン
ネル毎　　　′に時分割形成する。この楽音波形データ
ＷＤの形成方法としては、波形メモリ読出し方式、高調
波合成方式、ＦＭ演算方式等種々考えられるが、この実
施例においてはどのような方式を採用してもよい。そし
て、楽音波形データ発生回路５０が波形メモリ読出し方
式により楽音波形データＷＤを形成する場合、位相デー
タ発生回路４０から供給される位相データＰＤは波形メ
モリの読出しアドレスとして作用する。また、楽音波形
データ発生回路５０が高調波合成方式又はＦＭ演算方式
により楽音波形データＷＤを形成する場合、前記位相デ
ータＰＤは波形合成演算に利用される正弦波形の位相角
を表すパラメータとして作用する。このようにして形成
された各楽音発生チャンネル毎の楽音波形データＷＤは
、楽音波形データ発生回路５０の出力に接続されたチャ
ンネルデマルチ回路５１にチャンネルタイミングに同期
して時分割出力される。なお、楽音波形データ発生回路
５０の上記動作はタイミング信号発生回路２０からのマ
スククロック信号φＣにより制御されるようになってい
る。

チャンネルデマルチ回路５１の制御入力にはタイミング
信号発生回路２０からのチャンネルタイミングパルス信
号ＣＨＩ〜ＣＨ８が供給されており、同回路５１はチャ
ンネルタイミングに同期して楽音波形データ発生回路５
０から時分割出力される楽音波形データＷＤを各楽音発
生チャンネル毎にデマルチして、ランチ回路群５２の各
ランチ回路５２−１〜５２−８に各々出力する。ランチ
回路群５２の各ラッチ回路５２−１〜５２−８の各制御
入力には、位相データ発生回路４０からの各ピッチ同期
パルス信号ＰＳＰ　１〜ＰＳＰ８が各々供給されており
、各ランチ回路５２−１〜５２−８は各ピッチ同期パル
ス信号ＰＳＰ　１〜ＰＳＰ８の立上りに同期してチャン
ネルデマルチ回路５１からの各楽音波形データＷＤ１〜
ＷＤ８を各々取込み記憶すると同時に出力する。これに
より、各ラッチ回路５２−１〜５２−８は各楽音発生チ
ャンネル毎の楽音波形データＷＤＩ〜ＷＤ８を各楽音発
生チャンネルにて発生される楽音のピッチに同期して各
々出力することになる。

ラッチ回路群５２の各ラッチ回路５２−１〜５２−８に
は、各々ビット数変換回路６０−１〜６０−８が接続さ
れている。ビット数変換回路６０−１〜６０−８は、第
３図に示すように、加算器６１及びう、子回路６２によ
り各々構成されている。加算器６１は例えば１２ビツト
で構成されており・その一方の入力にはラッチ回路５２
−ｎ（ｎは１〜８の整数）からの１２ビツトの楽音波形
データＷＤｎが供給されている。また、加算器６１の他
方の入力には、その出力の下位４ビツトのデータがタイ
ミング信号発生回路２０からのマスククロック信号φＣ
によりランチ制御されるランチ回路６２を介して帰還さ
れるようになっており、加算器６１の出力の上位８ビツ
トのデータが楽音波形データＷＤｎ＊とじて出力される
ようになっている。このように構成することにより、加
算器６１の下位４ビツトとラッチ回路６２は入力楽音波
形データＷＤｎの下位４ビツトのデータをマスククロッ
ク信号φＣの周期で累算する累算手段として作用し、加
算器６１の上位８ビツトは入力楽音波形データＷＤｎの
上位８ビ・７トのデータと前記累算によるオーバーフロ
ーに対応したデータを加算し、該加算結果をマスククロ
ック信号φＣに同期して出力する加算手段として作用す
る。すなわち、楽音波形データＷＤｎの更新タイミング
（サンプリングタイミング）を決定するピッチ同期パル
ス信号ＰＳＰｎの周波数は人間の最大可聴帯域の約２倍
以上に相当する２５〜５０キロヘルツ程度に設定され、
かつマスククロック信号φＣの周波数は約８００キロヘ
ルツに設定されるので、加算器６１に供給される楽音波
形データＷ　Ｄ　ｎが更新されるまでに、前記下位４ビ
ツトのデータは約１６回以上累算され、この累算中にオ
ーバーフローが発生すると、加算器６１内にて桁上げさ
れたデータが前記上位ビットのデータに加算されて出力
されることになる。

このようにして１２ビツトの楽音波形データＷＤ１〜Ｗ
Ｄ８を８ビツトの楽音波形データＷＤＩ＊〜ＷＤ８＊に
各々変換するビット数変換回路６０−１〜６０−８の各
出力には、ディジタルアナログ変換器７０−１〜７０−
８が各々接続されている。これらのディジタルアナログ
変換器７０−１〜７０−８は楽音波形データＷＤ１＊〜
ＷＤ８＊をアナログ信号に各々変換してミキシング回路
７１に出力する。ミキシング回路７１は各ディジタルア
ナログ変換器７０−１〜７０−８からのアナログ信号を
ミキシングして、ローパスフィルタ７２に供給する。ロ
ーパスフィルタ７２のカットオフ周波数は約２０キロヘ
ルツに設定されており、同フィルタ７２はミキシング回
路７１から供給されるアナログ信号に含まれる約２０キ
ロヘルツ以上の高域成分を除去して出力する。ローパス
フィルタ７２の出力にはパワーアンプ７３及びスピーカ
７４が接続されており、同フィルタ７２からのアナログ
信号はパワーアンプ７３にて増幅され、スピーカ７４に
て音響信号に変換されて楽音としてスピーカ７４から発
音される。

上記のように構成した実施例の全体動作を説明すると、
鍵盤にて１つ若しくは複数の鍵が押されると、該押鍵は
鍵スィッチ回路ｌＯ及び押鍵検出回路１１により検出さ
れて、押鍵検出回路１１は押された鍵に対応したキーデ
ータＫＤをチャンネル割当て回路３０に出力する。チャ
ンネル割当て回路３０はこのキーデータＫＤに基づき押
された鍵のチャンネル割当て処理を実行し、原潜の割当
てチャンネルタイミングに同期して前記キーデータＫＤ
を構成するキーコードＫＣ及びキーオン信号ＫＯＮを位
相データ発生回路４０及び楽音波形データ発生回路５０
に各々時分割出力する。位相データ発生回路４０はこの
キーコードＫＣに基づいて各チャンネル毎の位相データ
ＰＤを形成して、この位相データＰＤをチャンネルタイ
ミングに同期して楽音波形データ発生回路５０に時分割
出力する。また、位相データ発生回路４０は、上記位相
データＰＤの形成過程において、各チャンネル毎のピッ
チ同期パルス信号ＰＳＰＩ〜ＰＳＰ８を形成してランチ
回路群５２に出力する。

楽音波形データ発生回路５０は、前記供給された位相デ
ータＰＤ及びキーオン信号ＫＯＮに基づき、各チャンネ
ル毎の楽音波形データＷＤを形成し、チャンネルタイミ
ングに同期して時分割出力する。チャンネルデマルチ回
路５１はチャンネルタイミングパルス信号ＣＨ１〜ＣＨ
８により制御されて、時分割供給される楽音波形データ
ＷＤを各チャンネル毎にデマルチし、該デマルチした各
チャンネル毎の楽音波形データＷＤＩ〜ＷＤ８をランチ
回路群５２の各ランチ回路５２−１〜５２−８に各々供
給する。各ランチ回路５２−１〜５２−８は各々ピッチ
同期パルス信号ＰＳＰ　１〜ＰＳＰ８によりラッチ制御
されて、楽音波形データＷＤＩ〜ＷＤ８を各々ランチし
、該ラッチした楽音波形データＷＤ　ｌ　−ＷＤ　８を
各楽音発生チャンネルにて発生すべき楽音のピッチに同
期させてビット数変換回路６０−１〜６０−８に各々出
力する。ビット数変換回路６０−１〜６０−８は各ラッ
チ回路５２−１〜５２−８からの１２ビツトの楽音波形
データＷＤＩ〜ＷＤ８を８ビツトの楽音波形データＷＤ
１＊〜ＷＤ８＊に各々変換して、ディジクルアナログ変
換器７０−１〜７０−８に各゛々出力する。

これらのビット数変換回路６０−１〜６０−８において
は、各ランチ回路５２−１〜５２−８からピッチ同期パ
ルス信号ＰＳＰＩ−ＰＳＰ８　（約２５〜５０キロヘル
ツ）に同期して加算器６１に供給される１２ビツトの楽
音波形データＷＤｎ（ｎは１〜８の整数）のうちの下位
４ビツトのデータが、この楽音波形データＷ　Ｄ　ｎが
更新されるまでに、マスククロツタ信号φＣ（約８００
キロヘルツ）に同期して１６回以上累算され、かつこの
累算に基づくオーバーフロー分が前記楽音波形データＷ
　Ｄ　ｎの上位８ビツトのデータに加算されて楽音波形
データＷ　Ｄ　ｎ　＊とじて出力される。これにより、
上記１６回以上の累算により前記下位４ビ、トのデータ
が全て桁上げされ、８ビツトの楽音波形データＷＤｎ＊
は１２ビツトの楽音波形データＷＤｎの下位４ビツトを
も加味したマスククロック信号φＣに同期して変化する
データと・なる。

このようにマスククロック信号φＣに同期しかつ前記オ
ーバーフローに対応して更新される楽音波形データＷＤ
１＊〜ＷＤ８＊はディジタルアナログ変換器７０−１〜
７０−８に各々供給され、同変換器７０−１〜７０−８
は前記楽音波形データＷ０１＊〜ＷＤ８ｋをそのデータ
値に対応した電圧レベルのアナログ信号に変換する。そ
の結果、ディジタルアナログ変換器７０−１〜７０−８
からの各アナログ信号の電圧レベルは、ビット数変換回
路６０−１〜６０−８によりビット数が変換される前の
各楽音波形データＷＤＩ〜ＷＤ８の上位８ビツトに対応
しかつ各ピッチ同期パルス信号ＰＳＰ　１〜ＰＳＰ８の
１周期毎に変化する電圧レベルに、前記楽音波形データ
ＷＤＩ〜ＷＤ８の下位４ビツトの累算によるオーバーフ
ローに対応しかつマスククロック信号φＣに同期して変
動する電圧レベルを加えたものになる。

これらのアナログ信号はミキシング回路７１によりミキ
シングされ、ローパスフィルタ７２に供給される。ロー
パスフィルタ７２のカットオフ周波数は約２０キロヘル
ツに設定されており、同フィルタ７２はマスククロック
信号φＣ（約８００キロヘルツ）に同期して変動するア
ナログ信号を滑かにするので、同フィルタ７２から出力
される波形信号は各ピッチ同期パルス信号ＰＳＰＩ−Ｐ
ＳＰ８の１周期の間に変動する電圧レベルを略平均化し
たものとなる。そして、この平均化されたアナログ信号
がパワーアンプ７３を介してスピーカ７４に供給され、
スピーカ７４は該アナログ信号を音響信号に変換して楽
音として発音するので、該楽音は楽音波形データ発生回
路５０にて形成されかつチャンネルデマルチ回路５１及
びラッチ回路群５２を介して出力される１２ビツトの楽
音波形データＷＤ１〜ＷＤ８により表された楽音波形に
対応したものとなる。

以上のような説明からも理解される通り、この実施例に
よればピッチ同期パルス信号ＰＳＰＩ〜ＰＳＰ８を分周
形成するためのマスタクロツタ信号φＣを利用すること
により、８ビツトのディジタルアナログ変換器を用いて
１２ビツトの楽音波形データＷＤを再生することができ
るので、音質等の電子楽器の品質を低下させずに電子楽
器の製造コストを低減できる。

なお、上記実施例においては、ビット数変換回路６０−
１〜６０−８を、第３図に示すように、１２ビツトの加
算器６１及び４ビツトのランチ回路６２により構成した
が、同ビット数変換回路６０−１〜６０−８を、第４図
に示すように、８ビツトの加算器６１３．４ビツトの加
算器６１ｂ及び４ビツトのラッチ回路６２’ａにより構
成してもよい。すなわち、ディジタルアナログ変換器７
Ｏ−ｎ（ｎは１〜８の整数）に８ビツトの楽音波形デー
タＷ　［）　ｎ　＊を供給する加算器６１ａの一方の入
力には、ラッチ回路５２−ｎからの１２ビツトの楽音波
形データＷＤｎの上位８ビツトが供給されるようにする
とともに、同加算器６１ａの他方の入力には加算器６１
ｂからの桁上げ信号Ｃ○が供給されるようにする。そし
て、加算器６１ｂの一方の入力には前記１２ビツトの楽
音波形データＷ　Ｄ　ｎの下位４ビツトが供給されるよ
うにするとともに、加算器６１ｂの出力はマスククロッ
ク信号φＣによりラッチ制御されるランチ回路６２ａを
介して加算器６１ｂの他方の入力に帰還されるようにす
る。このように構成することにより、第４図の回路は第
３図の回路と全く等価となり、前記１２ビツトの楽音波
形データＷＤｎの下位４ビツトのデータが加算器６１ｂ
及びラッチ回路６２ａによりマスククロック信号φＣに
同期して累算され、かつこの累算によるオーバーフロー
に相当する桁上げ信号ＣＯと前記１２ビツトの楽音波形
データＷＤｎの上位８ビツトのデータとが加算器６１ａ
により加算されるので、上記実施例の場合と同様に、前
記１２ビツトの楽音波形データＷＤｎは下位４ビツトを
考慮した８ビツトの楽音波形データＷ　Ｄ　ｎ　＊に変
換される。

また、第３図に示すビット数変換回路６０−１〜６０−
８を、第５図に示すように、１２ビツトの加算器６１ｃ
及び１２ビツトのラッチ回路６２ｂからなるビット数変
換回路で１換するようにしてもよい。この場合、ラッチ
回路６２ｂが加算器６１Ｃからの１２ビツトの出力デー
タを入力し、同ラッチ回路６２ｂの１２ビツトの出力デ
ータの上位８ビツトが楽音波形データＷ［）ｎ＊（ｎは
１〜８の整数）としてディジタルアナログ変換器７０−
ｎに出力されるようになっているとともに、前記１２ビ
ツトの出力データの下位４ビツトが加算器６１ｃの他方
の入力に供給されるようになっている点を除けば、上記
第３図のビット数変換回路６０−ｎと同様に構成されて
いる。これにより、楽音波形データＷＤｎが、上記第３
図の場合より、マスククロック信号φＣの１周期分遅れ
てディジタルアナログ変換器７０−ｎに供給される点を
除けば、この第５図の回路は第３図の回路と同様に動作
するので、上記実施例の場合と同様に、前記１２ビツト
の楽音波形データＷＤｎは下位４ビツトを考慮した８ビ
ツトの楽音波形データＷＤｎ＊に変換される。

また、上記実施例においては、楽音波形データ発生回路
５０にて形成される楽音波形データＷＤ（ＷＤＩ〜ＷＤ
８）を１２ビツトとし、かつビット数変換回路６０−１
〜６０−２にてこの１２ビツトの楽音波形データＷＤは
８ビツトの楽音波形データＷＤ１＊〜ＷＤ８＊に変換さ
れるようにしたが、これらのビット数は楽音の音質、最
大音量レベルとの関係により決定されるもので適宜変更
されるものである。また、上記実施例においては、ビッ
ト数変換回路６０−１〜６０−８にて減ぜられるビット
数を４ビツトにするようにしたが、このビット数はマス
タクロツタ信号φＣとして用意されている信号の周波数
及びディジタルアナログ変換器７０−１〜７０−８の応
答速度との関係で決定されるもので適宜変更されるもの
である。そして、ディジタルアナログ変換器７０−１〜
７０−８の応答速度が遅くて前記域ぜられるビア）数を
少なくする場合には、マスククロック信号φＣを分周し
た信号をビット数変換回路６０−１〜６０−８の累算タ
イミングを決定する信号として利用してもよい。　。

さらに、上記実施例においては、この発明を同時最大発
音数が８音の複音電子楽器に通用した例について説明し
たが、この同時最大発音数は適宜変更し得るものであり
、さらにこの発明を単音電子楽器に通用することも可能
である。

【図面の簡単な説明】

第１図はこの発明の一実施例を表す電子楽器の全体ブロ
ック図、第２図は第１図の位相データ発生回路の詳細回
路図、第３図は第１図のビット数変換回路の詳細回路図
、第４図及び第５図は第３図のビット数変換回路の変形
例を示す回路図である。 符号の説明 １０・・・鍵スィッチ回路、１１・・・押鍵検出回路、
４０・・・位相データ発生回路、４１・・・ピッチデー
タメモリ、４３−１〜４３−８・・・分周器、５０・・
・楽音波形データ発生回路、５２・・・ランチ回路群、
６０−１〜６０−８・・・ビット数変換回路、６１．６
１ａ、６１ｂ。 ６１ｃ・・・加算器、６２．６２ａ、６２ｂ、。 ・ラッチ回路、７０−１〜７０−８・・・ディジタルア
ナログ変換器、７２・・・ローパスフィルタ。 出願人　　日本楽器製造株式会社 代理人　　弁理士　長　谷　照　− （外１名） ψ。　　　６０−１−６０−８ 第３図 ＠５　図 ψＣ 第４図

Claims (2)

【特許請求の範囲】
1. （１）発生すべき楽音信号の音高周波数の略整数倍に等
   しい周波数のピッチ同期信号を発生するピッチ同期信号
   発生回路と、発生すべき楽音波形を表すディジタルデー
   タを前記ピッチ同期信号に同期させて順次出力する楽音
   波形データ発生手段と、前記ディジタルデータをアナロ
   グ信号に変換するディジタルアナログ変換器とを備えた
   ピッチ同期型楽音発生装置において、 前記楽音波形データ発生手段から出力されるディジタル
   データのうちの下位ビットに対応したディジタルデータ
   を前記ピッチ同期信号より速いレートで累算する累算手
   段と、 前記楽音波形データ発生手段から出力されるディジタル
   データのうち前記累算される下位ビットのディジタルデ
   ータより上位のビットに対応したディジタルデータと前
   記累算手段からの累算によるオーバーフローに対応した
   ディジタルデータとを加算して該加算結果を前記ディジ
   タルアナログ変換器に出力する加算手段と を設けたことを特徴とするピッチ同期型楽音発生装置。
2. （２）前記ピッチ同期信号発生回路は、音高周波数より
   高い周波数のクロック信号を分周して前記ピッチ同期信
   号を形成することを特徴とする特許請求の範囲第１項記
   載のピッチ同期型楽音発生装置。