JPS6227569B2 - - Google Patents
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- Publication number
- JPS6227569B2 JPS6227569B2 JP1863679A JP1863679A JPS6227569B2 JP S6227569 B2 JPS6227569 B2 JP S6227569B2 JP 1863679 A JP1863679 A JP 1863679A JP 1863679 A JP1863679 A JP 1863679A JP S6227569 B2 JPS6227569 B2 JP S6227569B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- terminal
- flop
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
この発明は、交流形のフエールセーフ形AND
回路に関するものである。 従来のこの種フエールセーフ形AND回路は、
第１図に示すように、４個のNAND素子１〜４を
組合わせて構成している。図において、Ａ，Ｂは
入力端子、Ｃ，ＤはNAND素子１，２の出力端
子、ＥはNAND素子３の出力端子、Ｘは出力端子
である。この回路では機能上、入力端子Ａ，Ｂに
加えられる２交流入力は互いに180゜の位相差を
持たせている。そのタイミングチヤートは第２図
に示すようになる。また、交流動作の真理値表は
下記の第１表のようになる。
回路に関するものである。 従来のこの種フエールセーフ形AND回路は、
第１図に示すように、４個のNAND素子１〜４を
組合わせて構成している。図において、Ａ，Ｂは
入力端子、Ｃ，ＤはNAND素子１，２の出力端
子、ＥはNAND素子３の出力端子、Ｘは出力端子
である。この回路では機能上、入力端子Ａ，Ｂに
加えられる２交流入力は互いに180゜の位相差を
持たせている。そのタイミングチヤートは第２図
に示すようになる。また、交流動作の真理値表は
下記の第１表のようになる。
【表】
ここで、〔Ｈ〕←→〔Ｌ〕の交流励振状態を
〔１〕、〔Ｈ〕または〔Ｌ〕の直流的安定状態を
〔１〕、〔Ｈ〕または〔Ｌ〕の直流的安定状態を
〔０〕と定義する。なお、第１図、第２図及び第
１表の符号はそれぞれ対応している。 第１図の回路ではNAND素子１，３の出力端子
が同時にオープンになつた場合、入力端子Ａに加
えられる交流入力のいかんにかゝわらず、入力端
子Ｂに加えられる交流入力だけで動作するので、
確率は小さいがフエールアウトになる可能性があ
るという欠点があつた。 この発明は、上記欠点を解消するためになされ
たもので、３個のＤフリツプフロツプで構成する
ことによつて、回路中どの部分が断線しても、出
力は必ず
１表の符号はそれぞれ対応している。 第１図の回路ではNAND素子１，３の出力端子
が同時にオープンになつた場合、入力端子Ａに加
えられる交流入力のいかんにかゝわらず、入力端
子Ｂに加えられる交流入力だけで動作するので、
確率は小さいがフエールアウトになる可能性があ
るという欠点があつた。 この発明は、上記欠点を解消するためになされ
たもので、３個のＤフリツプフロツプで構成する
ことによつて、回路中どの部分が断線しても、出
力は必ず
〔０〕となるフエールセーフ形AND回
路を提供する。 以下、図について説明する。第３図は、この発
〓〓〓〓
明の一実施例を示すもので、３個のＤフリツプフ
ロツプF1，F2及びF3で構成されている。この図
でT1，T2は入力端子で、入力端子T1は第１のＤ
フリツプフロツプF1のＴ端子に、また入力端子
T2は第２のＤフリツプフロツプF2のＴ端子と第
３のＤフリツプフロツプF3のＲD端子に接続され
ている。第１のＤフリツプフロツプF1のＱ端子
は第２のＤフリツプフロツプF2のRD端子に接続
され、第２のＤフリツプフロツプF2のＱ端子は
第３のフリツプフロツプF3のＴ端子に入力さ
れ、端子は第１のフリツプフロツプF1のＲD端
子にフイードバツクされている。Q3，3は出力
端子である。また、各ＤフリツプフロツプF1，
F2，F3のＤ端子は電源Ｐに接続されている。入
力端子T1，T2に交流または直流〔１〕または
路を提供する。 以下、図について説明する。第３図は、この発
〓〓〓〓
明の一実施例を示すもので、３個のＤフリツプフ
ロツプF1，F2及びF3で構成されている。この図
でT1，T2は入力端子で、入力端子T1は第１のＤ
フリツプフロツプF1のＴ端子に、また入力端子
T2は第２のＤフリツプフロツプF2のＴ端子と第
３のＤフリツプフロツプF3のＲD端子に接続され
ている。第１のＤフリツプフロツプF1のＱ端子
は第２のＤフリツプフロツプF2のRD端子に接続
され、第２のＤフリツプフロツプF2のＱ端子は
第３のフリツプフロツプF3のＴ端子に入力さ
れ、端子は第１のフリツプフロツプF1のＲD端
子にフイードバツクされている。Q3，3は出力
端子である。また、各ＤフリツプフロツプF1，
F2，F3のＤ端子は電源Ｐに接続されている。入
力端子T1，T2に交流または直流〔１〕または
〔０〕を印加した場合の動作状態をタイミングチ
ヤートで第４図〜第６図に示す。 なお、第３図と第４〜６図の符号とは対応して
おり、真理値表は前述の第１表と同じとなる。な
お、Q1およびQ2は第１および第２のＤフリツプ
フロツプのＱ端子における信号を示す。第４図〜
第６図のタイミングチヤートからもわかるよう
に、入力端子T1，T2に180゜の位相差をもつた交
流信号を加えたときだけ、出力側に交流が表われ
〔１〕となり、どちらか一方でも直流入力である
と出力は
ヤートで第４図〜第６図に示す。 なお、第３図と第４〜６図の符号とは対応して
おり、真理値表は前述の第１表と同じとなる。な
お、Q1およびQ2は第１および第２のＤフリツプ
フロツプのＱ端子における信号を示す。第４図〜
第６図のタイミングチヤートからもわかるよう
に、入力端子T1，T2に180゜の位相差をもつた交
流信号を加えたときだけ、出力側に交流が表われ
〔１〕となり、どちらか一方でも直流入力である
と出力は
〔０〕になる。また、第３図のどの部分
が断線しても、出力は
が断線しても、出力は
〔０〕となる。たとえば、
第３図において×印部分が断線した場合、第１の
ＤフリツプフロツプF1の出力Q1は〔Ｈ〕を継続
するため第２のＤフリツプフロツプF2をリセツ
トできず、第２のＤフリツプフロツプF2の出力
Q2は〔Ｈ〕を継続する。このため第３のＤフリ
ツプフロツプF3のＴ端子は〔Ｈ〕を継続するの
で、断線の後、第３のＤフリツプフロツプF3の
ＲD端子にT2が入力され、第３のＤフリツプフロ
ツプF3が一旦リセツトされると、出力Q3は
〔Ｌ〕、出力3は〔Ｈ〕を継続する。これは入力
T1，T2から出力Q3，3に至る迄、信号が直列に
処理されるように回路構成されているためであ
る。 また、本発明の回路では、入力T1，T2の位相
差が180゜以外の場合でも、出力Ｑは入力T1，T2
が存在するとき出力するというAND性をもち、
かつ入力T2に同期した信号となり、前記同様フ
エールセーフ性を有する。 この発明によると、３個のＤフリツプフロツプ
で構成し、第１のＤフリツプフロツプのＱ端子を
第２のＤフリツプフロツプのＲD端子に接続し、
第２のＤフリツプフロツプの端子を第１のＤフ
リツプフロツプのＲD端子にフイードバツクする
と共に、Ｑ端子を第３のＤフリツプフロツプのＴ
端子に接続し、２つの入力のうち一方を第１のＤ
フリツプフロツプのＴ端子に、また他の一方を第
２のＤフリツプフロツプのＴ端子と第３のＤフリ
ツプフロツプのＲD端子に接続したもので、回路
のどの部分に断線が生じても出力は必ず
第３図において×印部分が断線した場合、第１の
ＤフリツプフロツプF1の出力Q1は〔Ｈ〕を継続
するため第２のＤフリツプフロツプF2をリセツ
トできず、第２のＤフリツプフロツプF2の出力
Q2は〔Ｈ〕を継続する。このため第３のＤフリ
ツプフロツプF3のＴ端子は〔Ｈ〕を継続するの
で、断線の後、第３のＤフリツプフロツプF3の
ＲD端子にT2が入力され、第３のＤフリツプフロ
ツプF3が一旦リセツトされると、出力Q3は
〔Ｌ〕、出力3は〔Ｈ〕を継続する。これは入力
T1，T2から出力Q3，3に至る迄、信号が直列に
処理されるように回路構成されているためであ
る。 また、本発明の回路では、入力T1，T2の位相
差が180゜以外の場合でも、出力Ｑは入力T1，T2
が存在するとき出力するというAND性をもち、
かつ入力T2に同期した信号となり、前記同様フ
エールセーフ性を有する。 この発明によると、３個のＤフリツプフロツプ
で構成し、第１のＤフリツプフロツプのＱ端子を
第２のＤフリツプフロツプのＲD端子に接続し、
第２のＤフリツプフロツプの端子を第１のＤフ
リツプフロツプのＲD端子にフイードバツクする
と共に、Ｑ端子を第３のＤフリツプフロツプのＴ
端子に接続し、２つの入力のうち一方を第１のＤ
フリツプフロツプのＴ端子に、また他の一方を第
２のＤフリツプフロツプのＴ端子と第３のＤフリ
ツプフロツプのＲD端子に接続したもので、回路
のどの部分に断線が生じても出力は必ず
〔０〕と
なり、フエールセーフとすることができる。
なり、フエールセーフとすることができる。
第１図は従来のフエールセーフ形AND回路を
示す回路図、第２図は第１図におけるタイミング
チヤート、第３図はこの発明の一実施例を示す回
路図、第４図〜第６図は第３図におけるタイミン
グチヤートである。 図中、F1，F2，F3は第１〜第３のＤフリツプ
フロツプ、T1，T2は入力端子、Q3，3は出力端
子である。なお、各図中同一符号は同一又は相当
部分を示す。 〓〓〓〓
示す回路図、第２図は第１図におけるタイミング
チヤート、第３図はこの発明の一実施例を示す回
路図、第４図〜第６図は第３図におけるタイミン
グチヤートである。 図中、F1，F2，F3は第１〜第３のＤフリツプ
フロツプ、T1，T2は入力端子、Q3，3は出力端
子である。なお、各図中同一符号は同一又は相当
部分を示す。 〓〓〓〓
Claims (1)
- １ 第１のＤフリツプフロツプのＱ端子を第２の
ＤフリツプフロツプのＲD端子に接続し、前記第
２のＤフリツプフロツプのＱ端子を第３のＤフリ
ツプフロツプのＴ端子に接続し、前記第２のＤフ
リツプフロツプの端子を前記第１のＤフリツプ
フロツプのＲD端子に接続し、前記第２のＤフリ
ツプフロツプのＴ端子を前記第３のＤフリツプフ
ロツプのＲD端子に接続し、前記第１〜第３の各
ＤフリツプフロツプのＤ端子を電源に接続し、前
記第１及び第２のＤフリツプフロツプのＴ端子を
入力端子とし、前記第３のＤフリツプフロツプの
出力側を出力端子としたことを特徴とするフエー
ルセーフ形AND回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1863679A JPS55110430A (en) | 1979-02-19 | 1979-02-19 | Fail safe type and circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1863679A JPS55110430A (en) | 1979-02-19 | 1979-02-19 | Fail safe type and circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55110430A JPS55110430A (en) | 1980-08-25 |
| JPS6227569B2 true JPS6227569B2 (ja) | 1987-06-16 |
Family
ID=11977088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1863679A Granted JPS55110430A (en) | 1979-02-19 | 1979-02-19 | Fail safe type and circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55110430A (ja) |
-
1979
- 1979-02-19 JP JP1863679A patent/JPS55110430A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55110430A (en) | 1980-08-25 |
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