JPH04127440A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04127440A JPH04127440A JP2248251A JP24825190A JPH04127440A JP H04127440 A JPH04127440 A JP H04127440A JP 2248251 A JP2248251 A JP 2248251A JP 24825190 A JP24825190 A JP 24825190A JP H04127440 A JPH04127440 A JP H04127440A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- extraction electrode
- semiconductor substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に電界効果ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
第２図（ａ）〜（ｃ）に示す主要工程の断面図を用いて
、従来の電界効果トランジスタの製造方法を説明する。
、従来の電界効果トランジスタの製造方法を説明する。
まず、第２図（ａ）に示すように、半導体基板１表面に
フィールド酸化膜２を形成することにより、素子分離領
域及び素子形成領域を形成する。
フィールド酸化膜２を形成することにより、素子分離領
域及び素子形成領域を形成する。
素子形成領域にゲート酸化膜１５．ゲート電極９を形成
した後、イオン注入法によりソース領域３及びドレイン
領域４を形成する。次に、ＣＶＤ法により、絶縁膜１０
を堆積させる。
した後、イオン注入法によりソース領域３及びドレイン
領域４を形成する。次に、ＣＶＤ法により、絶縁膜１０
を堆積させる。
続いて、第２図（ｂ）に示すように、リソグラフィー技
術及びエツチング技術を用いて絶縁膜１０にソース引き
出し電極用コンタクト穴１１及びドレイン引き出し電極
用コンタクト穴１２の形成を行なう。
術及びエツチング技術を用いて絶縁膜１０にソース引き
出し電極用コンタクト穴１１及びドレイン引き出し電極
用コンタクト穴１２の形成を行なう。
その後、第２図（Ｃ）に示すように、スパッタ法により
被着させた配線用金属膜をリソグラフィー技術及びエツ
チング技術を用いて加工し、ソース引き出し電極１３及
びドレイン引き出し電極１４の形成を行なうことにより
、電界効果トランジスタの製造を行なっていた。
被着させた配線用金属膜をリソグラフィー技術及びエツ
チング技術を用いて加工し、ソース引き出し電極１３及
びドレイン引き出し電極１４の形成を行なうことにより
、電界効果トランジスタの製造を行なっていた。
上述の従来の半導体装置の製造方法では、半導体装置の
高集積化、多層配線化が進むに従って、居間の絶縁膜が
厚くなり、かつ引き出し電極用コンタクト穴の面積も縮
小されることが要求されるため、引き出し電極のコンタ
クト穴に対する段差被覆性が著しく悪化し、引き出し電
極とソース。
高集積化、多層配線化が進むに従って、居間の絶縁膜が
厚くなり、かつ引き出し電極用コンタクト穴の面積も縮
小されることが要求されるため、引き出し電極のコンタ
クト穴に対する段差被覆性が著しく悪化し、引き出し電
極とソース。
ドレイン領域との接続を安定して形成することが困難で
あった。
あった。
本発明の半導体装置の製造方法は、半導体基板の素子形
成領域にまずソース領域、ドレイン領域を形成し、ソー
ス引き出し電極、トレイン引き出し電極を形成した後、
ソース引き出し電極、ドレイン引き出し電極の側面に絶
縁膜からなるサイドウオールを形成し、その後でゲート
酸化膜、ゲート電極を形成している。
成領域にまずソース領域、ドレイン領域を形成し、ソー
ス引き出し電極、トレイン引き出し電極を形成した後、
ソース引き出し電極、ドレイン引き出し電極の側面に絶
縁膜からなるサイドウオールを形成し、その後でゲート
酸化膜、ゲート電極を形成している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順の断面図である。
めの工程順の断面図である。
まず、第１図（ａ）に示すように、Ｐ型の半導体基板１
表面にフィールド酸化膜２により区画された素子形成領
域を形成し、この領域にリソグラフィー技術、イオン注
入法を用いて選択的に砒素を注入してＮ１型のソース領
域３及びドレイン領域４の形成を行なう。次に、半導体
基板１上に、スパッタ法を用いて配線材料膜であるとこ
ろのタングステンシリサイド膜５を厚さ１μｍ程度被着
し、更にＣＶＤ法により第１の絶縁膜６の堆積を行なう
。 次に、第１図（ｂ）に示すように、リソグラフィー
技術を用いて、第１の絶縁膜６及びタングステンシリサ
イド膜５のエツチングを行ない、タングステンシリサイ
ド膜からなるソース引き出し電極５ａ及びドレイン引き
出し電極５ｂを形成する。このとき同時にチャネル領域
上に開口部７が形成される。
表面にフィールド酸化膜２により区画された素子形成領
域を形成し、この領域にリソグラフィー技術、イオン注
入法を用いて選択的に砒素を注入してＮ１型のソース領
域３及びドレイン領域４の形成を行なう。次に、半導体
基板１上に、スパッタ法を用いて配線材料膜であるとこ
ろのタングステンシリサイド膜５を厚さ１μｍ程度被着
し、更にＣＶＤ法により第１の絶縁膜６の堆積を行なう
。 次に、第１図（ｂ）に示すように、リソグラフィー
技術を用いて、第１の絶縁膜６及びタングステンシリサ
イド膜５のエツチングを行ない、タングステンシリサイ
ド膜からなるソース引き出し電極５ａ及びドレイン引き
出し電極５ｂを形成する。このとき同時にチャネル領域
上に開口部７が形成される。
続いて、第１図（Ｃ）に示すように、全面に第２の絶縁
膜を堆積した後、異方性エツチングにより第２の絶縁膜
をエッチバックし、引き出し電極５ａ、５ｂの側面に第
２の絶縁膜からなるサイドウオール８を形成する。サイ
ドウオール８は、後刻形成されるゲート電極と引き出し
電極５ａ、５ｂとの間の絶縁を保つためのものである。
膜を堆積した後、異方性エツチングにより第２の絶縁膜
をエッチバックし、引き出し電極５ａ、５ｂの側面に第
２の絶縁膜からなるサイドウオール８を形成する。サイ
ドウオール８は、後刻形成されるゲート電極と引き出し
電極５ａ、５ｂとの間の絶縁を保つためのものである。
引き続いて、第１図（ｄ）に示すように、開口部７の底
面に露出した半導体基板１のチャネル領域に、熱酸化法
により膜厚３０ｎｍ程度のゲート酸化膜１５を形成する
。
面に露出した半導体基板１のチャネル領域に、熱酸化法
により膜厚３０ｎｍ程度のゲート酸化膜１５を形成する
。
更に、第１図（ｅ）に示すように、ＣＶＤ法により多結
晶シリコン膜の堆積を行ない、リソグラフィー技術及び
エツチング技術により多結晶シリコン膜をパターニング
し、ゲート電極９を形成する。以上の工程により、電界
効果トランジスタが製造される。
晶シリコン膜の堆積を行ない、リソグラフィー技術及び
エツチング技術により多結晶シリコン膜をパターニング
し、ゲート電極９を形成する。以上の工程により、電界
効果トランジスタが製造される。
以上説明したように本発明の半導体装置の製造方法は、
コンタクト穴を介在させることなくソース領域、ドレイ
ン領域とソース引き出し電極、トレイン引き出し電極と
を直接接続させる°ことにより、引き出し電極のコンタ
クト穴に対する段差被覆性を考慮する必要が無くなり、
高信頼性の引き出し電極を再現性よく形成することがで
きるようになるため、素子の微細化、半導体装置の高集
積化の面で有効である。
コンタクト穴を介在させることなくソース領域、ドレイ
ン領域とソース引き出し電極、トレイン引き出し電極と
を直接接続させる°ことにより、引き出し電極のコンタ
クト穴に対する段差被覆性を考慮する必要が無くなり、
高信頼性の引き出し電極を再現性よく形成することがで
きるようになるため、素子の微細化、半導体装置の高集
積化の面で有効である。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順の断面図、第２図（ａ）〜（Ｃ）は従来の電
界効果トランジスタの製造方法を説明するための主要工
程の断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ソース領域、４・・・ドレイン領域、５・・・タン
グステンシリサイド膜、６・・・第１の絶縁膜、７・・
・開口部、８・・・サイドウオール、９・・・ゲート電
極、１０・・・絶縁膜、１１・・・ソース引き出し電極
用コンタクト穴、１２・・・ドレイン引き出し電極用コ
ンタクト穴、１３＋５ａ・・・ソース引き出し電極、１
４．５ｂ・・・ドレイン引き出し電極、１５・・・ゲー
ト電極。
めの工程順の断面図、第２図（ａ）〜（Ｃ）は従来の電
界効果トランジスタの製造方法を説明するための主要工
程の断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・ソース領域、４・・・ドレイン領域、５・・・タン
グステンシリサイド膜、６・・・第１の絶縁膜、７・・
・開口部、８・・・サイドウオール、９・・・ゲート電
極、１０・・・絶縁膜、１１・・・ソース引き出し電極
用コンタクト穴、１２・・・ドレイン引き出し電極用コ
ンタクト穴、１３＋５ａ・・・ソース引き出し電極、１
４．５ｂ・・・ドレイン引き出し電極、１５・・・ゲー
ト電極。
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板表面にあらかじめ形成された素子
形成領域内に、逆導電型のソース領域及びドレイン領域
を形成する工程と、 前記半導体基板上に、配線材料膜を堆積させる工程と、 前記配線材料膜上に、第１の絶縁膜を堆積させる工程と
、 前記第１の絶縁膜及び前記配線材料のパターニングを行
ない、前記ソース領域の引き出し電極及び前記ドレイン
領域の引き出し電極を形成する工程と、 前記半導体基板上に、第２の絶縁膜を堆積させる工程と
、 前記第２の絶縁膜を異方性エッチングすることにより、
前記ソース領域の前記引き出し電極並びに前記ドレイン
領域の前記引き出し電極の側面に、前記第２の絶縁膜か
らなるサイドウォールを形成する工程と、 前記半導体基板表面に、ゲート酸化膜を形成する工程と
、 前記半導体基板上に、多結晶シリコン膜を堆積させる工
程と、 前記多結晶シリコン膜のパターニングを行ない、ゲート
電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248251A JPH04127440A (ja) | 1990-09-18 | 1990-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248251A JPH04127440A (ja) | 1990-09-18 | 1990-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127440A true JPH04127440A (ja) | 1992-04-28 |
Family
ID=17175394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248251A Pending JPH04127440A (ja) | 1990-09-18 | 1990-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425769B1 (ko) * | 2002-04-18 | 2004-04-01 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
-
1990
- 1990-09-18 JP JP2248251A patent/JPH04127440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425769B1 (ko) * | 2002-04-18 | 2004-04-01 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
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