JPS6232619B2 - - Google Patents
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- Publication number
- JPS6232619B2 JPS6232619B2 JP54154370A JP15437079A JPS6232619B2 JP S6232619 B2 JPS6232619 B2 JP S6232619B2 JP 54154370 A JP54154370 A JP 54154370A JP 15437079 A JP15437079 A JP 15437079A JP S6232619 B2 JPS6232619 B2 JP S6232619B2
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- semiconductor region
- forming
- electrode
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は半導体装置の電極形成法、特にDHD
（ダブルヒートシンクダイオード）型のダイオー
ドにおける電極を形成する方法に関する。
（ダブルヒートシンクダイオード）型のダイオー
ドにおける電極を形成する方法に関する。
(2) 従来技術及びその問題点
従来、Ｐ型基板を使用したシヨツトキーダイオ
ードの場合、メツキ時に接合が逆バイアスとなり
電流が流れず不可能であるため、第１図に示すよ
うにバリアメタルであるCr―Ag層３をウエハー
１全面に残したままでホトレジスト４によりメツ
キ径をしぼつてAgバンプ電極５を電気メツキ形
成している。しかる後、レジスト除去し、Agバ
ンプ電極５をマスクとしてCr―Ag層３のエツチ
をしている。
ードの場合、メツキ時に接合が逆バイアスとなり
電流が流れず不可能であるため、第１図に示すよ
うにバリアメタルであるCr―Ag層３をウエハー
１全面に残したままでホトレジスト４によりメツ
キ径をしぼつてAgバンプ電極５を電気メツキ形
成している。しかる後、レジスト除去し、Agバ
ンプ電極５をマスクとしてCr―Ag層３のエツチ
をしている。
このCr―Ag層３のエツチの際にAgバンプ電極
５も若干エツチされたり、電極５直下のホトレジ
スト４が完全に除去されないためにCr―Ag層３
がエツチされなかつたりした。このため、Cr―
Ag層３のエツチ時の電極径のばらつきにより容
量がばらつくという欠点が生じた。また電極材料
としてCr、Ti等酸化膜と密着のよい一部の金属
しか使えないという制約が生じて材料選択の自由
度が損なわれていた。
５も若干エツチされたり、電極５直下のホトレジ
スト４が完全に除去されないためにCr―Ag層３
がエツチされなかつたりした。このため、Cr―
Ag層３のエツチ時の電極径のばらつきにより容
量がばらつくという欠点が生じた。また電極材料
としてCr、Ti等酸化膜と密着のよい一部の金属
しか使えないという制約が生じて材料選択の自由
度が損なわれていた。
なお、第１図において、ｉはメツキ電流、２は
SiO2膜、６はAg板を示す。
SiO2膜、６はAg板を示す。
(3) 発明の目的
電気メツキ用の導体層のエツチをホトレジ工程
により精度良く形成する事を可能にする。又、電
極材料選択の自由度を増す。
により精度良く形成する事を可能にする。又、電
極材料選択の自由度を増す。
(4) 発明の要点
本発明によれば、Ｐ型半導体基板の一主面に形
成されたPN接合で区画されたＮ型半導体領域に
電気メツキによりバンプ電極を形成するPN接合
を有する半導体装置の電極形成法において、上記
Ｎ型半導体領域を取り囲みかつ該Ｎ型半導体領域
と離間して上記Ｐ型半導体基板の主面に高濃度の
Ｐ型ガードリング半導体領域を形成する工程と、
上記Ｎ型半導体領域上に第１の導体層を選択的に
形成する工程と、上記第１の導体層と上記ガード
リング半導体領域との間を電気的接続するため
に、上記Ｐ型半導体基板の主面に絶縁膜を介して
第２の導体層を形成する工程と、上記第１の導体
層から上記第２の導体層を通して上記ガードリン
グ半導体領域にメツキ用電流を流すことによつて
上記第１の導体層上にバンプ電極を電気メツキす
る工程と、しかる後、上記第２の導体層を除去す
る工程とより成ることを特徴とする。
成されたPN接合で区画されたＮ型半導体領域に
電気メツキによりバンプ電極を形成するPN接合
を有する半導体装置の電極形成法において、上記
Ｎ型半導体領域を取り囲みかつ該Ｎ型半導体領域
と離間して上記Ｐ型半導体基板の主面に高濃度の
Ｐ型ガードリング半導体領域を形成する工程と、
上記Ｎ型半導体領域上に第１の導体層を選択的に
形成する工程と、上記第１の導体層と上記ガード
リング半導体領域との間を電気的接続するため
に、上記Ｐ型半導体基板の主面に絶縁膜を介して
第２の導体層を形成する工程と、上記第１の導体
層から上記第２の導体層を通して上記ガードリン
グ半導体領域にメツキ用電流を流すことによつて
上記第１の導体層上にバンプ電極を電気メツキす
る工程と、しかる後、上記第２の導体層を除去す
る工程とより成ることを特徴とする。
(5) 発明の実施例
実施例 １
ここで説明される実施例はチヤンネル防止のた
めのガードリング領域を有するPN接合ダイオー
ドである。
めのガードリング領域を有するPN接合ダイオー
ドである。
第２図はかかるダイオードのAgバンプを形成
する状態を示した説明図である。図に示すダイオ
ードは半導体ウエーハの状態で次の工程により形
成される。
する状態を示した説明図である。図に示すダイオ
ードは半導体ウエーハの状態で次の工程により形
成される。
(a) P+型半導体基板１が準備される。
(b) 基板１表面上にP-型エピタキシヤル層１０
が形成される。
が形成される。
(c) P-型エピタキシヤル層１０表面上にSiO2膜
のような絶縁物質膜２が形成される。
のような絶縁物質膜２が形成される。
(d) SiO2膜２をホトレジスト処理により選択的
にエツチングし、そのSiO2膜２に第１の不純
物導入用窓およびその第１の不純物導入用窓よ
り離間され、かつその窓を取り囲むリング状の
第２の不純物導入用窓を形成する。
にエツチングし、そのSiO2膜２に第１の不純
物導入用窓およびその第１の不純物導入用窓よ
り離間され、かつその窓を取り囲むリング状の
第２の不純物導入用窓を形成する。
(e) 第２の不純物導入用窓を通してP-型エピタ
キシヤル層１０内にＰ型決定不純物、例えばボ
ロンを拡散またはイオン打込みにより導入し、
深さ約２μのP+型ガードリング半導体領域１
２を形成する。
キシヤル層１０内にＰ型決定不純物、例えばボ
ロンを拡散またはイオン打込みにより導入し、
深さ約２μのP+型ガードリング半導体領域１
２を形成する。
(f) 第１の不純物導入用窓を通してP-型エピタ
キシヤル層１０内にｎ型決定不純物、例えばリ
ンあるいはヒ素を拡散またはイオン打込みによ
り導入し、深さ約1.5μの基板と反対導電型の
n+型半導体領域１１を形成する。
キシヤル層１０内にｎ型決定不純物、例えばリ
ンあるいはヒ素を拡散またはイオン打込みによ
り導入し、深さ約1.5μの基板と反対導電型の
n+型半導体領域１１を形成する。
(f) n+型半導体領域１１に接続し、SiO2膜２表
面上に延在するCr―Ag層３をホトレジスト処
理により選択的に形成する。
面上に延在するCr―Ag層３をホトレジスト処
理により選択的に形成する。
(h) 基板１０全面にAlより成る導体層７を被着
する。この導体層７の厚さは10000Å程度であ
る。
する。この導体層７の厚さは10000Å程度であ
る。
(i) Cr―Ag層３が露出するようにこの導体層７
がホトレジスト４をマスクとして選択的にエツ
チされる。この導体層７の選択的エツチの際に
はCr―Ag層３はエツチされない。なぜなら
ば、導体層７のエツチングは、アルカリエツチ
液が用いられるためである。
がホトレジスト４をマスクとして選択的にエツ
チされる。この導体層７の選択的エツチの際に
はCr―Ag層３はエツチされない。なぜなら
ば、導体層７のエツチングは、アルカリエツチ
液が用いられるためである。
このようにして得られたダイオードは第２図に
示されるように電気メツキ処理が施され、Agバ
ンプ電極５が形成される。
示されるように電気メツキ処理が施され、Agバ
ンプ電極５が形成される。
このAgバンプ電極５形成の際、メツキ電流ｉ
は矢印に示されたように流れる。すなわち、メツ
キ電流ｉは、Agバンプ電極５→Cr―Ag層３→導
体層７→P+型ガードリング半導体領域１２→P-
型エピタキシヤル層１０→基板１の経路で流れ
る。このような電流経路は半導体ウエーハに構成
された各ダイオードに対して確実に実行されるの
で、極めて短時間でAgバンプ電極形成が行なわ
れる。
は矢印に示されたように流れる。すなわち、メツ
キ電流ｉは、Agバンプ電極５→Cr―Ag層３→導
体層７→P+型ガードリング半導体領域１２→P-
型エピタキシヤル層１０→基板１の経路で流れ
る。このような電流経路は半導体ウエーハに構成
された各ダイオードに対して確実に実行されるの
で、極めて短時間でAgバンプ電極形成が行なわ
れる。
この後、ホトレジスト４および導体層７がエツ
チングされる。なお、導体層７は完全に除去せ
ず、P+型ガードリング半導体領域１２に接続さ
れ、かつSiO2膜２の表面に延在するように選択
にエツチする。エツチ液はアルカリエツチ液（例
えば、KOH20ｇ／１純水の水溶液）が使用さ
れる。この結果第３図で示す如き構造のダイオー
ドが得られる。なお、第３図から明らかなように
バンプ電極５の方向にのびる導体層７（ガードリ
ング電極）の端部はP+型ガードリング半導体領
域１２をこえて位置している。これは、寄生チヤ
ンネル（Ｎ型）がその領域１２に達しないように
するためである。このため耐圧低下の防止が計れ
る。
チングされる。なお、導体層７は完全に除去せ
ず、P+型ガードリング半導体領域１２に接続さ
れ、かつSiO2膜２の表面に延在するように選択
にエツチする。エツチ液はアルカリエツチ液（例
えば、KOH20ｇ／１純水の水溶液）が使用さ
れる。この結果第３図で示す如き構造のダイオー
ドが得られる。なお、第３図から明らかなように
バンプ電極５の方向にのびる導体層７（ガードリ
ング電極）の端部はP+型ガードリング半導体領
域１２をこえて位置している。これは、寄生チヤ
ンネル（Ｎ型）がその領域１２に達しないように
するためである。このため耐圧低下の防止が計れ
る。
実施例 ２
ここで説明される実施例は前記実施例の変形例
である。すなわち、ダイオードの構造が若干前記
実施例のダイオードと異なつている。
である。すなわち、ダイオードの構造が若干前記
実施例のダイオードと異なつている。
第４図にそのダイオードにおけるAgバンプ電
極形成の状態が示される。第４図に示されたダイ
オードはn+型半導体領域１１と接触する導体層
３としてTi―Pd合金が用いられている。そし
て、この導体層３と同時に形成されたガードリン
グ電極１３が設けられている。そして、さらに
CVD―SiO2膜あるいはPSG膜のような相間絶縁
膜１４を介してメツキ電流経路をつくるための
Alから成る導体層７が形成されている。この相
間絶縁膜１４は電極１３とバンプ電極５との間の
シヨート防止の役目をはたす。
極形成の状態が示される。第４図に示されたダイ
オードはn+型半導体領域１１と接触する導体層
３としてTi―Pd合金が用いられている。そし
て、この導体層３と同時に形成されたガードリン
グ電極１３が設けられている。そして、さらに
CVD―SiO2膜あるいはPSG膜のような相間絶縁
膜１４を介してメツキ電流経路をつくるための
Alから成る導体層７が形成されている。この相
間絶縁膜１４は電極１３とバンプ電極５との間の
シヨート防止の役目をはたす。
Agバンプ電極５が形成された後、導体層７お
よびホトレジスト４が完全に除去され、第５図の
ようなダイオードが得られる。導体層７のエツチ
液は前述と同様にアルカリエツチ液が使用され
る。そして、導体層７が形成された開口部１５に
そつて個々のペレツトに分割される。この場合、
P+型ガードリング半導体領域１２の形状は形成
すべきペレツトの外周形状と同一形態にされる。
よびホトレジスト４が完全に除去され、第５図の
ようなダイオードが得られる。導体層７のエツチ
液は前述と同様にアルカリエツチ液が使用され
る。そして、導体層７が形成された開口部１５に
そつて個々のペレツトに分割される。この場合、
P+型ガードリング半導体領域１２の形状は形成
すべきペレツトの外周形状と同一形態にされる。
なお、導体層７は完全に除去せず、第３図のよ
うに表面保護として残しておいてもよい。
うに表面保護として残しておいてもよい。
(6) 発明の効果
発明の採用によれば、電極形状がCr―Ag層あ
るいはTi―Pd層のホトレジスト処理により精度
良く決定されるので、均一なAgバンプ電極を形
成することが可能となつた。また、導体材料の選
択の自由度が増大した。
るいはTi―Pd層のホトレジスト処理により精度
良く決定されるので、均一なAgバンプ電極を形
成することが可能となつた。また、導体材料の選
択の自由度が増大した。
なお、本発明は複数のトランジスタやダイオー
ドを有するICデバイスにも適用される。
ドを有するICデバイスにも適用される。
第１図は従来の方法を説明する半導体装置の断
面図、第２図、第４図は本発明の方法を説明する
半導体装置の断面図、第３図および第５図は本発
明の方法によつて得られた半導体装置の断面図で
ある。 ３……導体層、５……Agバンプ電極、７……
Alより成る導体層。
面図、第２図、第４図は本発明の方法を説明する
半導体装置の断面図、第３図および第５図は本発
明の方法によつて得られた半導体装置の断面図で
ある。 ３……導体層、５……Agバンプ電極、７……
Alより成る導体層。
Claims (1)
- 【特許請求の範囲】 １ Ｐ型半導体基板の一主面に形成されたPN接
合で区画されたＮ型半導体領域に電気メツキによ
りバンプ電極を形成するPN接合を有する半導体
装置の電極形成法において、上記Ｎ型半導体領域
を取り囲みかつ該Ｎ型半導体領域と離間して上記
Ｐ型半導体基板の主面に高濃度のＰ型ガードリン
グ半導体領域を形成する工程と、上記Ｎ型半導体
領域上に第１の導体層を選択的に形成する工程
と、上記第１の導体層と上記ガードリング半導体
領域との間を電気的接続するために、上記Ｐ型半
導体基板の主面に絶縁膜を介して第２の導体層を
形成する工程と、上記第１の導体層から上記第２
の導体層を通して上記ガードリング半導体領域に
メツキ用電流を流すことによつて上記第１の導体
層上にバンプ電極を電気メツキする工程と、しか
る後、上記第２の導体層を除去する工程とより成
ることを特徴とする半導体装置の電極形成法。 ２ 上記第１の導体層を形成する工程において、
上記Ｐ型ガードリング半導体領域に電気的接続さ
れるガードリング電極を同時に形成することを特
徴とする特許請求の範囲第１項記載の半導体装置
の電極形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437079A JPS5678141A (en) | 1979-11-30 | 1979-11-30 | Method of forming electrode for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15437079A JPS5678141A (en) | 1979-11-30 | 1979-11-30 | Method of forming electrode for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678141A JPS5678141A (en) | 1981-06-26 |
| JPS6232619B2 true JPS6232619B2 (ja) | 1987-07-15 |
Family
ID=15582669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15437079A Granted JPS5678141A (en) | 1979-11-30 | 1979-11-30 | Method of forming electrode for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678141A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS614248A (ja) * | 1984-06-19 | 1986-01-10 | Nec Kansai Ltd | バンプ電極の形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54105962A (en) * | 1978-02-07 | 1979-08-20 | Mitsubishi Electric Corp | Projection electrode forming method for semiconductor device |
-
1979
- 1979-11-30 JP JP15437079A patent/JPS5678141A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678141A (en) | 1981-06-26 |
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