JPS6232827B2 - - Google Patents
Info
- Publication number
- JPS6232827B2 JPS6232827B2 JP56091922A JP9192281A JPS6232827B2 JP S6232827 B2 JPS6232827 B2 JP S6232827B2 JP 56091922 A JP56091922 A JP 56091922A JP 9192281 A JP9192281 A JP 9192281A JP S6232827 B2 JPS6232827 B2 JP S6232827B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- test
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はメモリ試験方法、さらに詳しく言え
ば、複数個のアドレスを有し、各アドレスに任意
のデータの書込みおよび読出し可能なメモリの試
験方法に関する。
ば、複数個のアドレスを有し、各アドレスに任意
のデータの書込みおよび読出し可能なメモリの試
験方法に関する。
上記のメモリの試験に当つては、従来は、モニ
タに組込んであるテスト用のプログラムを起動さ
せるか、あるいはテスト用プログラムをメモリ内
にロードして、メモリ試験に適する任意のデータ
をメモリの各アドレスに書込みおよび読取り、書
込みデータと読取りデータを比較する等によりメ
モリを構成する各セルの正常性をチエツクしてい
た。上記の従来の方法では、メモリ内に格納され
ているプログラムやデータが破壊されるため、オ
ンラインで試験することは不可能で、オフライン
で試験しなければならない。さらにオンライン復
帰のためにプログラムやその他のデータを再ロー
ドしなければならない。
タに組込んであるテスト用のプログラムを起動さ
せるか、あるいはテスト用プログラムをメモリ内
にロードして、メモリ試験に適する任意のデータ
をメモリの各アドレスに書込みおよび読取り、書
込みデータと読取りデータを比較する等によりメ
モリを構成する各セルの正常性をチエツクしてい
た。上記の従来の方法では、メモリ内に格納され
ているプログラムやデータが破壊されるため、オ
ンラインで試験することは不可能で、オフライン
で試験しなければならない。さらにオンライン復
帰のためにプログラムやその他のデータを再ロー
ドしなければならない。
本発明は、従来の技術の上記の欠点を除き、オ
ンラインで、しかも比較的簡単な論理性および少
容量のプログラムで、上記のメモリの試験を可能
とすることを目的とする。
ンラインで、しかも比較的簡単な論理性および少
容量のプログラムで、上記のメモリの試験を可能
とすることを目的とする。
次に本発明を図面について説明する。
第１図は本発明の一実施例のフローチヤート、
第２図は、そのアルゴリズムを示す図である。
第２図は、そのアルゴリズムを示す図である。
メモリの試験に当つては、当該メモリを支配す
る処理装置（インデツクスレジスタIXおよび２
個のレジスタＡ，Ｂを含む）を使用する。
る処理装置（インデツクスレジスタIXおよび２
個のレジスタＡ，Ｂを含む）を使用する。
第２図において、Ｍは被試験メモリ、Ａ，Ｂは
それぞれレジスタ、ＭIXは後述するようにインデ
ツクス・レジスタ（図示してない）に格納されて
いる被試験メモリのアドレスに格納されているデ
ータを示す。なお被試験メモリＭの左側に示す
a1，a2，a3……等はアドレスを示し、a1を先頭ア
ドレスとし、a2，a3……となるに従つて順次に１
ずつ増加するものとする。１つのアドレスに格納
するデータ長は図示例では８ビツトであるが、こ
れに限られるものではない。
それぞれレジスタ、ＭIXは後述するようにインデ
ツクス・レジスタ（図示してない）に格納されて
いる被試験メモリのアドレスに格納されているデ
ータを示す。なお被試験メモリＭの左側に示す
a1，a2，a3……等はアドレスを示し、a1を先頭ア
ドレスとし、a2，a3……となるに従つて順次に１
ずつ増加するものとする。１つのアドレスに格納
するデータ長は図示例では８ビツトであるが、こ
れに限られるものではない。
次に本発明の一実施例を第１図および第２図を
参照して説明する。
参照して説明する。
メモリの試験に当つては、第１図のフローチヤ
ートに示すように、まず「割り込みマスク」を行
ない、被試験メモリへ他からアクセスすることを
禁止する。
ートに示すように、まず「割り込みマスク」を行
ない、被試験メモリへ他からアクセスすることを
禁止する。
次に、被試験メモリＭの先頭アドレスa1を図示
しないインデツクス・レジスタIXに格納する。
ここで処理実行上メモリ試験を中断する必要があ
れば、割り込みマスクをリセツトして、メインフ
ローに戻る。
しないインデツクス・レジスタIXに格納する。
ここで処理実行上メモリ試験を中断する必要があ
れば、割り込みマスクをリセツトして、メインフ
ローに戻る。
メモリ試験を中断する必要がなければインデツ
クス・レジスタIXの示すアドレス（この場合先
頭アドレスa1）に書込まれているデータを被試験
メモリから読取つてレジスタＡに格納する。次
に、レジスタＡの中のデータの１の補数を作りレ
ジスタＢに格納し、さらにこのレジスタＢの内容
を被試験メモリの上記のアドレス（この場合先頭
のアドレスa1）に書込む。このように、まずメモ
リの先頭アドレスa1に書込まれているデータをレ
ジスタＡに退避させ、先頭アドレスa1にはそのデ
ータの１の補数を格納する。第２図ａは、この状
態（ただし、先頭アドレスa1の内容は未だ書き替
えられていない）を示す。このとき、メモリの読
出しおよび書込みが正常に行なわれていれば、メ
モリの上記アドレスa1の各ビツトは書き替え前と
全く反転している。
クス・レジスタIXの示すアドレス（この場合先
頭アドレスa1）に書込まれているデータを被試験
メモリから読取つてレジスタＡに格納する。次
に、レジスタＡの中のデータの１の補数を作りレ
ジスタＢに格納し、さらにこのレジスタＢの内容
を被試験メモリの上記のアドレス（この場合先頭
のアドレスa1）に書込む。このように、まずメモ
リの先頭アドレスa1に書込まれているデータをレ
ジスタＡに退避させ、先頭アドレスa1にはそのデ
ータの１の補数を格納する。第２図ａは、この状
態（ただし、先頭アドレスa1の内容は未だ書き替
えられていない）を示す。このとき、メモリの読
出しおよび書込みが正常に行なわれていれば、メ
モリの上記アドレスa1の各ビツトは書き替え前と
全く反転している。
次に第２図ｂに示すように上記メモリの書き替
えられた内容〔ＭIX〕とレジスタＡの内容との対
応する各ビツトの排他的論理和をとる。ここにＭ
IXは、被試験メモリの、インデツクス・レジスタ
IXの示すアドレス（この場合先頭アドレスa1）の
内容を示す。前記のように正常に動作していれば
各ビツトは全く反転しているので、その排他的論
理和は全ビツトが１となり、さらにその結果に１
を加えれば全ビツトが０となる。
えられた内容〔ＭIX〕とレジスタＡの内容との対
応する各ビツトの排他的論理和をとる。ここにＭ
IXは、被試験メモリの、インデツクス・レジスタ
IXの示すアドレス（この場合先頭アドレスa1）の
内容を示す。前記のように正常に動作していれば
各ビツトは全く反転しているので、その排他的論
理和は全ビツトが１となり、さらにその結果に１
を加えれば全ビツトが０となる。
もし、メモリ障害により、上記アドレスのうち
のあるメモリ・セルが０または１にスタツクして
いれば、上記の排他的論理和をとつたとき、障害
セルに対応するビツトの部分のみ０となり、従つ
て、上記の結果に１を加えてもその結果は０とな
らない。
のあるメモリ・セルが０または１にスタツクして
いれば、上記の排他的論理和をとつたとき、障害
セルに対応するビツトの部分のみ０となり、従つ
て、上記の結果に１を加えてもその結果は０とな
らない。
第１図において上記の処理を示す「レジスタＡ
ＭIX＋１＝０」において、上記結果が０でなけ
ればNOに分岐し、「メモリ、リード・ライト・エ
ラー」と判定し、「エラー表示」を行い、プログ
ラムの進行を停止（「ウエイト」）させる。
ＭIX＋１＝０」において、上記結果が０でなけ
ればNOに分岐し、「メモリ、リード・ライト・エ
ラー」と判定し、「エラー表示」を行い、プログ
ラムの進行を停止（「ウエイト」）させる。
上記の結果が０であれば第１図のフローチヤー
トにおいてYESに分岐し、レジスタＡの内容を
インデツクス・レジスタIXの示すアドレス（先
頭アドレスa1）に戻す。すなわち、先にレジスタ
Ａに退避させておいたデータをメモリに格納し、
被試験メモリの内容は試験前に復する。
トにおいてYESに分岐し、レジスタＡの内容を
インデツクス・レジスタIXの示すアドレス（先
頭アドレスa1）に戻す。すなわち、先にレジスタ
Ａに退避させておいたデータをメモリに格納し、
被試験メモリの内容は試験前に復する。
次に、インデツクス・レジスタIXが被試験メ
モリの最終アドレスを示すか否かを判定し、最終
アドレスでなければNOに分岐し、インデツク
ス・レジスタIXの内容に１を加え、先頭アドレ
スa1の次のアドレスa2について上記の処理を行な
つて試験する。このように、上記操作を、被試験
メモリのアドレスを順次に変えて、全アドレスに
ついて行なえば、全メモリの読取りおよび書込み
試験が行われ、しかも収容されているプログラム
はデータは試験前と全く同じものが復元されてい
る。
モリの最終アドレスを示すか否かを判定し、最終
アドレスでなければNOに分岐し、インデツク
ス・レジスタIXの内容に１を加え、先頭アドレ
スa1の次のアドレスa2について上記の処理を行な
つて試験する。このように、上記操作を、被試験
メモリのアドレスを順次に変えて、全アドレスに
ついて行なえば、全メモリの読取りおよび書込み
試験が行われ、しかも収容されているプログラム
はデータは試験前と全く同じものが復元されてい
る。
上記において、インデツクス・レジスタIXの
内容が被試験メモリの最終アドレスであれば、す
なわち、全メモリの試験を完了すれば、YESに
分岐し、試験開始時に行なつた「割り込みマス
ク」をリセツトする。
内容が被試験メモリの最終アドレスであれば、す
なわち、全メモリの試験を完了すれば、YESに
分岐し、試験開始時に行なつた「割り込みマス
ク」をリセツトする。
なお、本発明においては、被試験メモリをある
アドレスまで試験終了したとき、処理装置の要求
により試験を中断して、該メモリを他に使用さ
せ、再び先頭アドレスより試験を開始させるよう
にすることができる。
アドレスまで試験終了したとき、処理装置の要求
により試験を中断して、該メモリを他に使用さ
せ、再び先頭アドレスより試験を開始させるよう
にすることができる。
本発明は、上記のように構成され、メモリに一
度試験用データを書き込むが、直ちにデータを復
元するため、一見メモリの内容は破壊されずにメ
モリ試験が可能であり、メモリ試験を行なつてい
る間、割り込み禁止としておけば、オンライン中
においてもあき時間を利用してメモリ試験が可能
であり、またパリテイ・チエツク・ビツト等をも
たない純粋のデータ・メモリに対して容易に適用
可能等の効果がある。すなわち、この種メモリを
オン・ライン中に試験が可能であり、しかも、そ
の内容が破壊されないので、試験終了後、プログ
ラムやデータを再ロードすることなく直ちに使用
し得る効果がある。
度試験用データを書き込むが、直ちにデータを復
元するため、一見メモリの内容は破壊されずにメ
モリ試験が可能であり、メモリ試験を行なつてい
る間、割り込み禁止としておけば、オンライン中
においてもあき時間を利用してメモリ試験が可能
であり、またパリテイ・チエツク・ビツト等をも
たない純粋のデータ・メモリに対して容易に適用
可能等の効果がある。すなわち、この種メモリを
オン・ライン中に試験が可能であり、しかも、そ
の内容が破壊されないので、試験終了後、プログ
ラムやデータを再ロードすることなく直ちに使用
し得る効果がある。
なお、本発明による試験は、比較的簡単な論理
性、少容量のプログラムで実行可能な利点があ
る。
性、少容量のプログラムで実行可能な利点があ
る。
第１図は本発明の一実施例のフローチヤート、
第２図は同じく本発明におけるアルゴリズムを示
す図である。 Ｍ……被試験メモリ、Ａ，Ｂ……レジスタ、Ｍ
IX……被試験メモリのインデツクス・レジスタ
IXの示すアドレスの内容。
第２図は同じく本発明におけるアルゴリズムを示
す図である。 Ｍ……被試験メモリ、Ａ，Ｂ……レジスタ、Ｍ
IX……被試験メモリのインデツクス・レジスタ
IXの示すアドレスの内容。
Claims (1)
- １ 各アドレスに任意のデータの書込みおよび読
出し可能なメモリの試験に当つて、被試験メモリ
の１つのアドレスに書込まれていたデータをレジ
スタに退避させ、該アドレスの内容を該アドレス
に書込んであつたデータの１の補数に書替え、該
書替えられたデータと上記レジスタに退避させた
データとの対応するビツトが互に反転しているこ
とを検出して該アドレスの正常を検知後、該レジ
スタに退避させてあつたデータを該アドレスに再
度書込み、上記動作を上記被試験メモリの全アド
レスに対して順次に実行することにより試験前の
メモリの内容を、試験後復元することを特徴とす
るメモリ試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56091922A JPS57205900A (en) | 1981-06-15 | 1981-06-15 | Testing method of memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56091922A JPS57205900A (en) | 1981-06-15 | 1981-06-15 | Testing method of memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57205900A JPS57205900A (en) | 1982-12-17 |
| JPS6232827B2 true JPS6232827B2 (ja) | 1987-07-16 |
Family
ID=14040069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56091922A Granted JPS57205900A (en) | 1981-06-15 | 1981-06-15 | Testing method of memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57205900A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124097A (ja) * | 1982-12-28 | 1984-07-18 | Toshiba Corp | メモリ検定方法 |
| JPS6219951A (ja) * | 1985-07-17 | 1987-01-28 | Fujitsu Ltd | 半導体デイスク装置 |
| JPS647240A (en) * | 1987-06-30 | 1989-01-11 | Hioki Electric Works | Memory capacity discriminating method for memory card |
| GB2439968B (en) * | 2006-07-07 | 2011-05-25 | Advanced Risc Mach Ltd | Memory testing |
| JP6071930B2 (ja) * | 2014-03-14 | 2017-02-01 | 株式会社東芝 | 半導体集積回路 |
-
1981
- 1981-06-15 JP JP56091922A patent/JPS57205900A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57205900A (en) | 1982-12-17 |
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