JPS6233754B2 - - Google Patents
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- Publication number
- JPS6233754B2 JPS6233754B2 JP56081394A JP8139481A JPS6233754B2 JP S6233754 B2 JPS6233754 B2 JP S6233754B2 JP 56081394 A JP56081394 A JP 56081394A JP 8139481 A JP8139481 A JP 8139481A JP S6233754 B2 JPS6233754 B2 JP S6233754B2
- Authority
- JP
- Japan
- Prior art keywords
- umbrella
- gate
- organic compound
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法、その中でも
特にシヨツトキ障壁ゲート型電界効果トランジス
タ（以下SBFETと称する）の製造方法に関する
ものである。
特にシヨツトキ障壁ゲート型電界効果トランジス
タ（以下SBFETと称する）の製造方法に関する
ものである。
SBFETはｎ型砒化ガリウム１μｍのゲート長
を用いることにより、最大発振周波数max
40GHzが得られている。maxを決めるのはゲー
ト長と寄生的な抵抗、容量である。寄生的因子の
中でもゲート電極の配線抵抗による入力損失とソ
ース．ゲート電極間の直列抵抗による帰還損失の
maxの抵下への寄与がもつとも大きい。ゲート
長を短かくすると、ゲート電極の配線抵抗が増大
し、ゲート長を短縮化した効果が充分に発揮でき
ない。又ソース．ゲート電極間の直列抵抗は、写
真蝕刻技術精度の限界からソース．ゲート間距離
の短縮が困難である。又SBFETを集積回路に用
いる場合、低消費電力化を図るため、零ゲート電
圧ではドレイン電流の流れないエンハンスメン型
SBFET或はピンチオフ電圧の低いSBFETが有望
であるが、活性層の厚みが〜0.1μｍと薄くな
り、又基板としてGaAsを用いる場合、表面空乏
層のため、ソース．ゲート間の活性層の厚さが実
効的に薄くなり、ソース．ゲート間の直列抵抗の
減少が難しくなり、論理集積回路の素子として用
いた場合、ゲート遅延時間の短縮が困難となる。
を用いることにより、最大発振周波数max
40GHzが得られている。maxを決めるのはゲー
ト長と寄生的な抵抗、容量である。寄生的因子の
中でもゲート電極の配線抵抗による入力損失とソ
ース．ゲート電極間の直列抵抗による帰還損失の
maxの抵下への寄与がもつとも大きい。ゲート
長を短かくすると、ゲート電極の配線抵抗が増大
し、ゲート長を短縮化した効果が充分に発揮でき
ない。又ソース．ゲート電極間の直列抵抗は、写
真蝕刻技術精度の限界からソース．ゲート間距離
の短縮が困難である。又SBFETを集積回路に用
いる場合、低消費電力化を図るため、零ゲート電
圧ではドレイン電流の流れないエンハンスメン型
SBFET或はピンチオフ電圧の低いSBFETが有望
であるが、活性層の厚みが〜0.1μｍと薄くな
り、又基板としてGaAsを用いる場合、表面空乏
層のため、ソース．ゲート間の活性層の厚さが実
効的に薄くなり、ソース．ゲート間の直列抵抗の
減少が難しくなり、論理集積回路の素子として用
いた場合、ゲート遅延時間の短縮が困難となる。
本発明は上記欠点を除去した新規なシヨツトキ
障壁ゲート型電界効果トランジスタの製造方法を
提供することにある。本発明は自己整合でゲート
電極が形成でき、かつゲート電極の抵抗が低減で
きる方法であり、又ソース．ゲート間の抵抗も低
減できる新規な方法である。
障壁ゲート型電界効果トランジスタの製造方法を
提供することにある。本発明は自己整合でゲート
電極が形成でき、かつゲート電極の抵抗が低減で
きる方法であり、又ソース．ゲート間の抵抗も低
減できる新規な方法である。
以下、図示の実施例について本発明を説明す
る。第１図乃至第８図は本発明の一実施例を示す
製造工程の概略図である。半絶縁性GaAs１１に
所望の不純物濃度を有するｎ型半導体層１２を形
成する「第１図」。ｎ型半導体層１２の表面にシ
リコン窒化膜（Si3N4）１３を3000Å、シリコン酸
化膜（SiO2）１４を4000Å夫々形成する「第２
図」。写真蝕刻法を用いて傘状構造１５に絶縁膜
を形成する。傘状構造１５はSiO2膜１４を弗酸
（HF）系の腐蝕液でエツチングして形成した傘部
１４′と、Si3N4膜１３を傘部１４′をマスクとし
てフレオンガス（CF4）によりプラズマエツチン
グして形成した庇部１３′とからなる。庇部１
３′はプラズマエツチングの出力、エツチング時
間を設定することで容易に形成できる。実施例で
は傘部１４′の長を2.0μｍ、庇部１３′の長さを
0.7μｍとした。傘状構造１５の庇部１３及び傘
部１４′をマスクとし、イオン注入法を用いてSi
イオン１６を150KeVで5X1013cm-2イオン注入す
る「第３図」。砒素の雰囲気ガス中で850℃で30分
間熱処理し、高濃度ｎ型半導体層１７を形成する
「第４図」。高濃度ｎ型半導体層１７は庇部１３′
と接するｎ型半導体層１２が高濃度ｎ型半導体層
１７に変換されないことが肝要である。そのため
傘部１４′庇部１３′の長さ、イオン注入条件、熱
処理条件を選択する必要がある。庇部１３′と接
するｎ型半導体層１２を高濃度ｎ型半導体層１７
に変換すると、ゲート耐圧の低下、ピンチオフ電
圧の制御が困難となる。傘状構造１５をマスクと
して、金―ゲルマニウム（Au―Ge）からなる金
属を真空蒸着法で1200Å蒸着し、熱処理してソー
ス電極１８、ドレイン電極１９を形成する「第５
図」。ソース電極１８、ドレイン電極１９を傘状
構造１５をマスクとして自己整合法で形成した
が、高濃度ｎ型半導体層１７を自己整合法で形成
しているので、ソース．ゲート間抵抗は充分低減
することができ、写真蝕刻法を用いてソース電極
１８、ドレイン電極１９を形成しても良い。又傘
部１４′表面にも金属膜が形成されるが、それは
支障はない。感光性樹脂等の有機化合物２０を全
面にスピンナ等を用いて塗布する。この場合、凹
部では厚く、凸部には薄く塗布される。これを酸
素プラズマ中にさらし、有機化合物をエツチング
し、傘部１４′の表面を露出させる「第６図」。有
機化合物２０は第６図に示すように庇部１３′に
て形成される。傘状構造１５を除去し、シヨツト
キ電極となる金属層２１を真空蒸着法で蒸着する
「第７図」。シヨツトキ電極として例えばアルキニ
ウム（Al）等を用いる。有機化合物２０を除去
することで、有機化合物２０上の金属も除去する
いわゆるリストオフ法を用いてシヨツトキ電極２
１′を形成する「第８図」。シヨツトキ電極２１′
は第８図に示すように傘状電極層となり、ゲート
長は短縮できかつゲート抵抗の低減が可能とな
る。ゲート電極をリフトオフ法で形成するには、
金属２１の厚みは傘状構造１５からなる厚みより
薄い方が望ましい。又金属２１の厚みが傘状構造
１５からなる厚みより厚い場合には、第７図で凹
部に感光性樹脂等の有機化合物を埋設し、有機化
合物２０上にある金属をエツチング等で除去した
る後、有機化合物２０を除去すれば良い。
る。第１図乃至第８図は本発明の一実施例を示す
製造工程の概略図である。半絶縁性GaAs１１に
所望の不純物濃度を有するｎ型半導体層１２を形
成する「第１図」。ｎ型半導体層１２の表面にシ
リコン窒化膜（Si3N4）１３を3000Å、シリコン酸
化膜（SiO2）１４を4000Å夫々形成する「第２
図」。写真蝕刻法を用いて傘状構造１５に絶縁膜
を形成する。傘状構造１５はSiO2膜１４を弗酸
（HF）系の腐蝕液でエツチングして形成した傘部
１４′と、Si3N4膜１３を傘部１４′をマスクとし
てフレオンガス（CF4）によりプラズマエツチン
グして形成した庇部１３′とからなる。庇部１
３′はプラズマエツチングの出力、エツチング時
間を設定することで容易に形成できる。実施例で
は傘部１４′の長を2.0μｍ、庇部１３′の長さを
0.7μｍとした。傘状構造１５の庇部１３及び傘
部１４′をマスクとし、イオン注入法を用いてSi
イオン１６を150KeVで5X1013cm-2イオン注入す
る「第３図」。砒素の雰囲気ガス中で850℃で30分
間熱処理し、高濃度ｎ型半導体層１７を形成する
「第４図」。高濃度ｎ型半導体層１７は庇部１３′
と接するｎ型半導体層１２が高濃度ｎ型半導体層
１７に変換されないことが肝要である。そのため
傘部１４′庇部１３′の長さ、イオン注入条件、熱
処理条件を選択する必要がある。庇部１３′と接
するｎ型半導体層１２を高濃度ｎ型半導体層１７
に変換すると、ゲート耐圧の低下、ピンチオフ電
圧の制御が困難となる。傘状構造１５をマスクと
して、金―ゲルマニウム（Au―Ge）からなる金
属を真空蒸着法で1200Å蒸着し、熱処理してソー
ス電極１８、ドレイン電極１９を形成する「第５
図」。ソース電極１８、ドレイン電極１９を傘状
構造１５をマスクとして自己整合法で形成した
が、高濃度ｎ型半導体層１７を自己整合法で形成
しているので、ソース．ゲート間抵抗は充分低減
することができ、写真蝕刻法を用いてソース電極
１８、ドレイン電極１９を形成しても良い。又傘
部１４′表面にも金属膜が形成されるが、それは
支障はない。感光性樹脂等の有機化合物２０を全
面にスピンナ等を用いて塗布する。この場合、凹
部では厚く、凸部には薄く塗布される。これを酸
素プラズマ中にさらし、有機化合物をエツチング
し、傘部１４′の表面を露出させる「第６図」。有
機化合物２０は第６図に示すように庇部１３′に
て形成される。傘状構造１５を除去し、シヨツト
キ電極となる金属層２１を真空蒸着法で蒸着する
「第７図」。シヨツトキ電極として例えばアルキニ
ウム（Al）等を用いる。有機化合物２０を除去
することで、有機化合物２０上の金属も除去する
いわゆるリストオフ法を用いてシヨツトキ電極２
１′を形成する「第８図」。シヨツトキ電極２１′
は第８図に示すように傘状電極層となり、ゲート
長は短縮できかつゲート抵抗の低減が可能とな
る。ゲート電極をリフトオフ法で形成するには、
金属２１の厚みは傘状構造１５からなる厚みより
薄い方が望ましい。又金属２１の厚みが傘状構造
１５からなる厚みより厚い場合には、第７図で凹
部に感光性樹脂等の有機化合物を埋設し、有機化
合物２０上にある金属をエツチング等で除去した
る後、有機化合物２０を除去すれば良い。
なお上記実施例では、GaAsを用いて説明した
が、他の半導体材料、例えばシリコン、インジウ
ム、砒素一燐混品等を用いたSBFETに適用でき
ることは云うまでもない。
が、他の半導体材料、例えばシリコン、インジウ
ム、砒素一燐混品等を用いたSBFETに適用でき
ることは云うまでもない。
本発明は、以上実施例で説明したように、第１
絶縁物層、第２絶縁物層からなる傘状構造を形成
し、その庇部にも感光性樹脂の有機化合物を充填
した後、第１、第２絶縁物層を除去し、シヨツト
キ電極として傘状金属層を形成するので、ゲート
長は半導体基板表面と接する傘状金属層で決ま
り、第１絶縁物層の長さを短縮することで容易に
ゲート長を短縮することができる。またゲート電
極の配線抵抗は、傘状金属層のためゲート長が短
かいにもかかわらず低減することができる。しか
もソース．ゲート電極間の直列抵抗も、第１絶縁
物層、第２絶縁物層からなる傘状構造をマスクと
して、イオン注入による高濃度ｎ型半導体層の形
成、ソース．ドレイン電極の形成で自己整合法に
よりソース．ドレイン領域が形成されるため、ゲ
ート．ソース間の距離が短縮でき、ソース・ゲー
ト電極間の直列抵抗が減少できる。更にゲート抵
抗、ソース．ゲート間の直列抵抗を減少できると
共にSBFETの最大発振周波数を向上でき、また
本発明方法より製造したSBFETを集積回路に用
いれば、伝播遅延時間、消費電力を減少せしめる
ことができる。
絶縁物層、第２絶縁物層からなる傘状構造を形成
し、その庇部にも感光性樹脂の有機化合物を充填
した後、第１、第２絶縁物層を除去し、シヨツト
キ電極として傘状金属層を形成するので、ゲート
長は半導体基板表面と接する傘状金属層で決ま
り、第１絶縁物層の長さを短縮することで容易に
ゲート長を短縮することができる。またゲート電
極の配線抵抗は、傘状金属層のためゲート長が短
かいにもかかわらず低減することができる。しか
もソース．ゲート電極間の直列抵抗も、第１絶縁
物層、第２絶縁物層からなる傘状構造をマスクと
して、イオン注入による高濃度ｎ型半導体層の形
成、ソース．ドレイン電極の形成で自己整合法に
よりソース．ドレイン領域が形成されるため、ゲ
ート．ソース間の距離が短縮でき、ソース・ゲー
ト電極間の直列抵抗が減少できる。更にゲート抵
抗、ソース．ゲート間の直列抵抗を減少できると
共にSBFETの最大発振周波数を向上でき、また
本発明方法より製造したSBFETを集積回路に用
いれば、伝播遅延時間、消費電力を減少せしめる
ことができる。
第１図乃至第８図は本発明によるGaAs
SBFETの製造方法の一実施例を説明するための
製造工程の概略図である。 １１は半絶縁性GaAs、１２はｎ型半導体層、
１３はシリコン窒化膜、１４はシリコン酸化膜、
１５は傘状構造、１６はSiイオン、１７は高濃度
ｎ型半導体層、１８はソース電極、１９はドレイ
ン電極、２０は有機化合物、２１は金属層であ
る。
SBFETの製造方法の一実施例を説明するための
製造工程の概略図である。 １１は半絶縁性GaAs、１２はｎ型半導体層、
１３はシリコン窒化膜、１４はシリコン酸化膜、
１５は傘状構造、１６はSiイオン、１７は高濃度
ｎ型半導体層、１８はソース電極、１９はドレイ
ン電極、２０は有機化合物、２１は金属層であ
る。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に第１絶縁物層、第２絶縁物
層からなる傘状構造を形成する工程、上記半導体
基板表面に上記傘状構造とほぼ同じ高さの有機化
合物の層を形成し、該傘状構造の庇部にも有機化
合物を充填する工程、上記第１、第２絶縁物層を
除去し、金属層を形成する工程、上記有機化合物
を除去するとともに、上記有機化合物上の金属層
を除去し、傘状金属層を形成する工程を有してな
る半導体装置の製造方法。 ２ 半導体基板表面に形成された第１絶縁物層、
第２絶縁物層からなる傘状構造をマスクとしてソ
ース、ドレイン領域を半導体基板に形成すること
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56081394A JPS57196581A (en) | 1981-05-27 | 1981-05-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56081394A JPS57196581A (en) | 1981-05-27 | 1981-05-27 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57196581A JPS57196581A (en) | 1982-12-02 |
| JPS6233754B2 true JPS6233754B2 (ja) | 1987-07-22 |
Family
ID=13745081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56081394A Granted JPS57196581A (en) | 1981-05-27 | 1981-05-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57196581A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS60115268A (ja) * | 1983-11-28 | 1985-06-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1981
- 1981-05-27 JP JP56081394A patent/JPS57196581A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57196581A (en) | 1982-12-02 |
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