JPS6235942A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6235942A JPS6235942A JP17435085A JP17435085A JPS6235942A JP S6235942 A JPS6235942 A JP S6235942A JP 17435085 A JP17435085 A JP 17435085A JP 17435085 A JP17435085 A JP 17435085A JP S6235942 A JPS6235942 A JP S6235942A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- alu
- arithmetic
- function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、処理の効率化を図った演算処理装置に関す
る。
る。
［発明の技術的背景およびその問題点１画像処理におい
ては、測定した画像データをしきい値データど比較して
２値化しているが、この処理は、マイクロプログラム制
御方式で行なわれ、従来、第３図に示すような演算処理
装置により行なわれている。第３図において、マイクロ
プログラムはインストラクションメモリ１に予め記憶さ
れており、シーケンサ３からのアドレスによりインスト
ラクションメモリ１から順次読み出されてインストラク
ションレジスタ２５にセットされる。
ては、測定した画像データをしきい値データど比較して
２値化しているが、この処理は、マイクロプログラム制
御方式で行なわれ、従来、第３図に示すような演算処理
装置により行なわれている。第３図において、マイクロ
プログラムはインストラクションメモリ１に予め記憶さ
れており、シーケンサ３からのアドレスによりインスト
ラクションメモリ１から順次読み出されてインストラク
ションレジスタ２５にセットされる。
インストラクションレジスタ２５は通常数十ビットで構
成され、ジャンプ制御部２５ａ１演算論理機能指定部、
すなわちＡＬＵファンクション指定部２５ｂ、Ｒセレク
ト部２５Ｃ，Ｓセレクト部２５（１、およびその他に画
像メモリの読み込み命令、画像メモリのアドレス制御（
インクリメント、アクリメン１〜等）で構成されている
。インストラクションレジスタ２５のＡ Ｌ Ｕファン
クション指定部２５ｂは演算論理ユニット、すなわちＡ
Ｌ Ｕ ９に接続され、Ａ Ｌ Ｕ ９の演算部ｌ！
ｌ！機能、すなわち＋（加算）、−（減算） 、ＡＮＤ
（論理積）、ＯＲ（論理和） 、ｌ−１１（高レベル
：１６進数のＦ Ｆ ’）、ＬＯ（低レベル：○）等の
いずれかの演算論理１幾能を指定する。ＡＬＵ９はＳ入
力とＲ入力から供給される２つの入力について上述した
ようにＡＬ Ｕファンクション指定部２５ｂで指定され
る演亦論理機能を実行する。ＡＬＵ９のＳ入力にはイン
ストラクションレジスタ２５のＳセレク１〜部２５ｄで
セレクタ１７がゲートされることによりＳ廿しクト部２
５ｄで指定されたデータが入力バス１７ａから供給され
、同様にＡＬＵ９のＲ入力にはインストラクションレジ
スタ２５のＲセレクト部２５ｃでセレクタ１７がゲー１
へされることによりＲセレクト部２５ｃで指定されたデ
ータが入力バス１９ａから供給されるようになっている
。ＡＬ Ｕ ９で演算処理された結果はΔｌ−Ｕ ９の
出力Ｙから出力バス９ａに出力されるが、演算処理され
た結果に発生する桁上げ、すなわちキャリー、演算結果
の内容が零であることを示すゼロ、またはオーバーフロ
ー等のような状態表示情報はＡＬＵ９からステータスレ
ジスタ１１に保持される。ステータスレジスタ１１の出
力はセレクタ１５に接続され、またインストラクション
レジスタ２５のジャンプ制御部２５ａはこのセレクタ１
５に接続されるとともに、シーケンサ３に接続されてい
る。
成され、ジャンプ制御部２５ａ１演算論理機能指定部、
すなわちＡＬＵファンクション指定部２５ｂ、Ｒセレク
ト部２５Ｃ，Ｓセレクト部２５（１、およびその他に画
像メモリの読み込み命令、画像メモリのアドレス制御（
インクリメント、アクリメン１〜等）で構成されている
。インストラクションレジスタ２５のＡ Ｌ Ｕファン
クション指定部２５ｂは演算論理ユニット、すなわちＡ
Ｌ Ｕ ９に接続され、Ａ Ｌ Ｕ ９の演算部ｌ！
ｌ！機能、すなわち＋（加算）、−（減算） 、ＡＮＤ
（論理積）、ＯＲ（論理和） 、ｌ−１１（高レベル
：１６進数のＦ Ｆ ’）、ＬＯ（低レベル：○）等の
いずれかの演算論理１幾能を指定する。ＡＬＵ９はＳ入
力とＲ入力から供給される２つの入力について上述した
ようにＡＬ Ｕファンクション指定部２５ｂで指定され
る演亦論理機能を実行する。ＡＬＵ９のＳ入力にはイン
ストラクションレジスタ２５のＳセレク１〜部２５ｄで
セレクタ１７がゲートされることによりＳ廿しクト部２
５ｄで指定されたデータが入力バス１７ａから供給され
、同様にＡＬＵ９のＲ入力にはインストラクションレジ
スタ２５のＲセレクト部２５ｃでセレクタ１７がゲー１
へされることによりＲセレクト部２５ｃで指定されたデ
ータが入力バス１９ａから供給されるようになっている
。ＡＬ Ｕ ９で演算処理された結果はΔｌ−Ｕ ９の
出力Ｙから出力バス９ａに出力されるが、演算処理され
た結果に発生する桁上げ、すなわちキャリー、演算結果
の内容が零であることを示すゼロ、またはオーバーフロ
ー等のような状態表示情報はＡＬＵ９からステータスレ
ジスタ１１に保持される。ステータスレジスタ１１の出
力はセレクタ１５に接続され、またインストラクション
レジスタ２５のジャンプ制御部２５ａはこのセレクタ１
５に接続されるとともに、シーケンサ３に接続されてい
る。
第４図はこの従来の演算処理装置を使用して画像データ
の２値化処理、すなわち画像データをしきい値データと
比較して大きい場合には）」Ｉ（高レベル−１６進数の
ＦＦ）を出力し、小さい場合には］−〇（低レベル−Ｏ
）を画像メモリに出力する処理を行なうマイクロプログ
ラム例を示しているものである。第３図および第４図を
参照して動作を簡単に説明する。
の２値化処理、すなわち画像データをしきい値データと
比較して大きい場合には）」Ｉ（高レベル−１６進数の
ＦＦ）を出力し、小さい場合には］−〇（低レベル−Ｏ
）を画像メモリに出力する処理を行なうマイクロプログ
ラム例を示しているものである。第３図および第４図を
参照して動作を簡単に説明する。
第４図でステップ１においては、Ｒセレク］〜に画像メ
モリＶＲＡＭの画像データが設定され、Ｓセレクトにし
きい値情報が設定され、ＡＬＵ９においてＹ＝Ｒ−８の
演算、すなわち画像メモリＶＲＡＭのデータからしきい
値を引く演算を行ない、ステップ２においては１ｔｒ（
高レベル−１６進数のＦＦ）を画像メモリに書き込む。
モリＶＲＡＭの画像データが設定され、Ｓセレクトにし
きい値情報が設定され、ＡＬＵ９においてＹ＝Ｒ−８の
演算、すなわち画像メモリＶＲＡＭのデータからしきい
値を引く演算を行ない、ステップ２においては１ｔｒ（
高レベル−１６進数のＦＦ）を画像メモリに書き込む。
そして、この時、ステップ１における演算の結果、キャ
リーが「０」の場合、すなわち画像メモリＶＲＡＭのデ
ーターしきい値≧Ｏの場合には、次のステップ３は飛ば
してステップ４にジャンプする。しかしながら、ステッ
プ１における演算の結果、キャリーがｒＯＪでない場合
、すなわち画像メモリＶＲＡＭのデーターしきい値〈０
の場合には、次のステップ３に進み、ＬＯ（低レベル−
Ｏ）を画像メモリに古き込み、ステップ４に進む。ステ
ップ４においては、画像メモリのアドレスをインクリメ
ン］〜し、ステップ１と同様に画像メモリＶＲＡＭのデ
ータからしきい値を引く演算を行ない、それからステッ
プ２にジャンプし、以降すべての画像メモリについてス
テップ２−４の処理を繰り返す。
リーが「０」の場合、すなわち画像メモリＶＲＡＭのデ
ーターしきい値≧Ｏの場合には、次のステップ３は飛ば
してステップ４にジャンプする。しかしながら、ステッ
プ１における演算の結果、キャリーがｒＯＪでない場合
、すなわち画像メモリＶＲＡＭのデーターしきい値〈０
の場合には、次のステップ３に進み、ＬＯ（低レベル−
Ｏ）を画像メモリに古き込み、ステップ４に進む。ステ
ップ４においては、画像メモリのアドレスをインクリメ
ン］〜し、ステップ１と同様に画像メモリＶＲＡＭのデ
ータからしきい値を引く演算を行ない、それからステッ
プ２にジャンプし、以降すべての画像メモリについてス
テップ２−４の処理を繰り返す。
なお、画像データの２値化処理は画像メモリのデータが
２５６Ｘ２５６の場合には上記ステップ２−４の処理を
２５６Ｘ２５６回繰り返す。
２５６Ｘ２５６の場合には上記ステップ２−４の処理を
２５６Ｘ２５６回繰り返す。
以上のように構成され作動する従来の画像処理用演算処
理装置においては、キャリーがｒＯＪであるか否かによ
って画像メモリに）−ＩＩまたは＋−０を書き込むため
にステップ２，３の２つのステップを必要とする上、キ
ャリーがｒＯＪの場合にはステップ３を実行しないでス
テップ４にジャンプするが、キャリーが「Ｏ」でない場
合にはステップ３を実行してからステップ４に進むので
、キャリーがｒＯＪか否かによって実行するステップの
数が異なっている。このように従来の処理ステップにお
いては、ある演算結果によって次の処理が決定されるに
うな場合には、ジャンプ命令によってそれぞれの処理を
行なえ得るように各分岐に対応してそれぞれ命令を設け
ているので、少な（とも２つ以上の命令ステップが必要
となるため、プログラムステップが長くなり、高速化が
図れないという問題があるとともに、データによって実
行ステップ数が異なるため、他の処理機能（例えば、空
間フィルタリングプロセッサ等）との同期並列処理が困
難であるという問題がある。
理装置においては、キャリーがｒＯＪであるか否かによ
って画像メモリに）−ＩＩまたは＋−０を書き込むため
にステップ２，３の２つのステップを必要とする上、キ
ャリーがｒＯＪの場合にはステップ３を実行しないでス
テップ４にジャンプするが、キャリーが「Ｏ」でない場
合にはステップ３を実行してからステップ４に進むので
、キャリーがｒＯＪか否かによって実行するステップの
数が異なっている。このように従来の処理ステップにお
いては、ある演算結果によって次の処理が決定されるに
うな場合には、ジャンプ命令によってそれぞれの処理を
行なえ得るように各分岐に対応してそれぞれ命令を設け
ているので、少な（とも２つ以上の命令ステップが必要
となるため、プログラムステップが長くなり、高速化が
図れないという問題があるとともに、データによって実
行ステップ数が異なるため、他の処理機能（例えば、空
間フィルタリングプロセッサ等）との同期並列処理が困
難であるという問題がある。
［発明の目的］
この発明は、上記に鑑みてなされたもので、その目的と
するところは、高速化を達成するとともに、仙の処理機
能との同期並列処理を容易にした演算処理装置を提供す
ることにある。
するところは、高速化を達成するとともに、仙の処理機
能との同期並列処理を容易にした演算処理装置を提供す
ることにある。
［発明の概要］
上記目的を達成するために、この発明は、複数の演算論
理命令および演算論理命令選択用条件設定コードを有す
るインストラクションがセラ１〜されるインストラクシ
ョンレジスタど、前のステップのインストラクションが
実行された結果による演算論理結果の状態情報を保持す
る状態レジスタと、前記インストラクションレジスタに
セットされるインストラクションの演算論理命令選択用
条件設定コードによって前記状態レジスタに保持されて
いる状態情報を選択し、該状態情報によって前記インス
トラクションレジスタにセラ１へされる複数の演算論理
命令のいずれか一〇を選択するセレクタと、該セレクタ
で選択された演算論理命令を実行する演算論理ユニット
とを有することを要旨とする。
理命令および演算論理命令選択用条件設定コードを有す
るインストラクションがセラ１〜されるインストラクシ
ョンレジスタど、前のステップのインストラクションが
実行された結果による演算論理結果の状態情報を保持す
る状態レジスタと、前記インストラクションレジスタに
セットされるインストラクションの演算論理命令選択用
条件設定コードによって前記状態レジスタに保持されて
いる状態情報を選択し、該状態情報によって前記インス
トラクションレジスタにセラ１へされる複数の演算論理
命令のいずれか一〇を選択するセレクタと、該セレクタ
で選択された演算論理命令を実行する演算論理ユニット
とを有することを要旨とする。
［発明の実施例］
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わる演算処理装置を両
（ｇ？！Ｕ狸に適用した場合のブロック図である。同図
に示す演算処理装置は、測定した画像データをしきい値
データと比較して２値化するものであり、マイクロプロ
グラムがインストラクションメモリ１に記憶されている
マイクロプログラム制御方式で制御されている。インス
トラクションメモリ１に記憶されている各インストラク
ションはシーケンサ３からのアドレスによって順次読み
出され、インストラクションレジスタ５にセラ１〜され
る。インストラクションレジスタ５はジャンプ制御部５
ａ、演算論理命令選択用条件設定コード部、すなわちＡ
ｌｌ、ｌコンディ９３２部５ｂ、第１および第２の２つ
の演算論理機能指定部、すなわち第１のＡ Ｉ−（Ｊフ
ァンクション指定部５ｃ、第２のＡ Ｌ ｔＪファンク
ション指定部５ｄ１Ｒセレクト部５ｅ 、Ｓセレク１〜
部５ｆ、出力レレクト部５Ｑｌおよびその他に画像メモ
リの読み込み命令、画像メモリのアドレス制御（インク
リメント、デクリタン１〜等）等で構成されている。イ
ンストラクションレジスタ５の第１の△ＬｔＪファンク
ション指定部５Ｃおよび第２のＡ Ｌ ＬＪファンクシ
ョン指定部５ｄはそれぞれ機能選択用セレクタ７の第１
および第２の入力Ｄ１およびＤ２に接続されている。機
能選択用セレクタ７の選択人力Ｓには条件選択用セレク
タ１３の出力ＤＹが接続され、この出力信号により機能
選択用セレクタ７の第１または第２の入力Ｄ１またはＤ
２に供給されている第１のＡ Ｌ Ｕファンクション指
定部５Ｃまたは第２のＡ Ｌ Ｕファンクション指定部
５ｄのいずれかが選択され、この選択されたＡＬＵファ
ンクション指定部からの演算論理機能指定信号が機能選
択用セレクタ７の出力ＤＹからＡ Ｉ−Ｕ ９の機能選
択入力に供給されるようになっている。ＡＬｔＪ９は、
このように機能選択用セレクタ７を介して供給される演
算論理機能指定信号に従った演算論理機能を実行する。
（ｇ？！Ｕ狸に適用した場合のブロック図である。同図
に示す演算処理装置は、測定した画像データをしきい値
データと比較して２値化するものであり、マイクロプロ
グラムがインストラクションメモリ１に記憶されている
マイクロプログラム制御方式で制御されている。インス
トラクションメモリ１に記憶されている各インストラク
ションはシーケンサ３からのアドレスによって順次読み
出され、インストラクションレジスタ５にセラ１〜され
る。インストラクションレジスタ５はジャンプ制御部５
ａ、演算論理命令選択用条件設定コード部、すなわちＡ
ｌｌ、ｌコンディ９３２部５ｂ、第１および第２の２つ
の演算論理機能指定部、すなわち第１のＡ Ｉ−（Ｊフ
ァンクション指定部５ｃ、第２のＡ Ｌ ｔＪファンク
ション指定部５ｄ１Ｒセレクト部５ｅ 、Ｓセレク１〜
部５ｆ、出力レレクト部５Ｑｌおよびその他に画像メモ
リの読み込み命令、画像メモリのアドレス制御（インク
リメント、デクリタン１〜等）等で構成されている。イ
ンストラクションレジスタ５の第１の△ＬｔＪファンク
ション指定部５Ｃおよび第２のＡ Ｌ ＬＪファンクシ
ョン指定部５ｄはそれぞれ機能選択用セレクタ７の第１
および第２の入力Ｄ１およびＤ２に接続されている。機
能選択用セレクタ７の選択人力Ｓには条件選択用セレク
タ１３の出力ＤＹが接続され、この出力信号により機能
選択用セレクタ７の第１または第２の入力Ｄ１またはＤ
２に供給されている第１のＡ Ｌ Ｕファンクション指
定部５Ｃまたは第２のＡ Ｌ Ｕファンクション指定部
５ｄのいずれかが選択され、この選択されたＡＬＵファ
ンクション指定部からの演算論理機能指定信号が機能選
択用セレクタ７の出力ＤＹからＡ Ｉ−Ｕ ９の機能選
択入力に供給されるようになっている。ＡＬｔＪ９は、
このように機能選択用セレクタ７を介して供給される演
算論理機能指定信号に従った演算論理機能を実行する。
ＡＬＵ９が実行する演算論理機能と一〇−
しては、＋（加算）、−（減算）、ＡＮＤ（論理積）、
ＯＲ（論理和’） 、ｌ−（Ｔ （高レベル：１６進数
のＦＦ）、１０（低レベル二〇）等がある。Ａ１−Ｕ９
はＳ入力とＲ入力から供給される２つの入力について上
述したように機能選択用セレクタ７を介して供給され指
定される演算論理機能を実行する。ＡＩ Ｕ９のＳ入力
にはインストラクションレジスタ５のＳセレクト部５ｆ
でセレクタ１７がゲー１へされることによりＳセレクト
部５ｆで指定されたデータが入力バス１７ａから供給さ
れ、同様に八ＬｔＪ９のＲ入力にはインストラクション
レジスタ５のＲセレクｌ〜部５ｅでセレクタ１７がゲー
トされることによりＲセレクト部５ｅで指定されたデー
タが入力バス１９ａから供給されるようになっている。
ＯＲ（論理和’） 、ｌ−（Ｔ （高レベル：１６進数
のＦＦ）、１０（低レベル二〇）等がある。Ａ１−Ｕ９
はＳ入力とＲ入力から供給される２つの入力について上
述したように機能選択用セレクタ７を介して供給され指
定される演算論理機能を実行する。ＡＩ Ｕ９のＳ入力
にはインストラクションレジスタ５のＳセレクト部５ｆ
でセレクタ１７がゲー１へされることによりＳセレクト
部５ｆで指定されたデータが入力バス１７ａから供給さ
れ、同様に八ＬｔＪ９のＲ入力にはインストラクション
レジスタ５のＲセレクｌ〜部５ｅでセレクタ１７がゲー
トされることによりＲセレクト部５ｅで指定されたデー
タが入力バス１９ａから供給されるようになっている。
ＡＩＬＬＪ９で演算処理された結果はＡ Ｌ ＬＪ ９
の出力Ｙから出力バス９ａに出力されるが、演算処理さ
れた結果でＡＬＩＪ９から発生する桁上げ信号、すなわ
ちキャリー信号、演算結果の内容が零であることを示す
ゼロ信号、またはオーバフロー信号等のような状態表示
信号はＡＬＵ９からステータスレジスタ１１に保持され
る。ステータスレジスタ１１に保持された状態表示信号
はシーケンサ用セレクタ１５に供給されるどどもに、前
記条件選択用セレクタ１３に供給され、ここでインスト
ラクションレジスタ５にセットされた次のインストラク
ションのＡＬＵコンディション部５ｂによっていずれか
の状態表示信号が選択され、この選択された状態表示信
号、すなわちキャリー信号、ゼロ信号またはオーバーフ
ロー信号等が機能選択用セレクタ７に供給され、この状
態表示信号の内容に応じて次のインストラクションの第
１のＡＬＵファンクション指定部５Ｃまたは第２のＡＬ
Ｕファンクション指定部５ｄが機能選択用セレクタ７で
選択され、この結果ＡＬＵ９が実行する次のインストラ
クションの演算論理機能が決定されるようになっている
。また、インストラクションレジスタ５のジャンプ制御
部５ａはシーケンサ３およびシーケンサ用セレクタ１５
に供給され、ジャンプ制御が行なわれている。
の出力Ｙから出力バス９ａに出力されるが、演算処理さ
れた結果でＡＬＩＪ９から発生する桁上げ信号、すなわ
ちキャリー信号、演算結果の内容が零であることを示す
ゼロ信号、またはオーバフロー信号等のような状態表示
信号はＡＬＵ９からステータスレジスタ１１に保持され
る。ステータスレジスタ１１に保持された状態表示信号
はシーケンサ用セレクタ１５に供給されるどどもに、前
記条件選択用セレクタ１３に供給され、ここでインスト
ラクションレジスタ５にセットされた次のインストラク
ションのＡＬＵコンディション部５ｂによっていずれか
の状態表示信号が選択され、この選択された状態表示信
号、すなわちキャリー信号、ゼロ信号またはオーバーフ
ロー信号等が機能選択用セレクタ７に供給され、この状
態表示信号の内容に応じて次のインストラクションの第
１のＡＬＵファンクション指定部５Ｃまたは第２のＡＬ
Ｕファンクション指定部５ｄが機能選択用セレクタ７で
選択され、この結果ＡＬＵ９が実行する次のインストラ
クションの演算論理機能が決定されるようになっている
。また、インストラクションレジスタ５のジャンプ制御
部５ａはシーケンサ３およびシーケンサ用セレクタ１５
に供給され、ジャンプ制御が行なわれている。
次に、第１図の画像処理用演算処理装置の作用を第２図
に示すプログラム例を参照して説明する。
に示すプログラム例を参照して説明する。
第２図は画像データをしきい値データと比較して２値化
するプログラム例を示しているものであり、これらのプ
ログラムはインストラクションメモリ１に記憶されてい
る。シーケンサ３からのアドレシングによりまずステッ
プ１のインストラクションがインストラクションメモリ
１からインス１〜ラクションレジスタ５にセットされる
と、インストラクションレジスタ５のＲセレクト部５ｅ
に設定されている画像メモリＶＲＡＭからの画像データ
がセレクタ１７を介してＡ Ｌ Ｕ ９のＳ入力に供給
され、またＳセレクト部５ｆに設定されているしきい値
データがセレクタ１つを介してＡ Ｌ Ｕ９のＲ入力に
供給される。インス１〜ラクションレジスタ５のＡ Ｌ
Ｕファンクション指定部５Ｃ９５ｄはＡＬＵ９が実行
する演算論理機能としてＹ＝Ｒ−８を指定しているので
、ステップ１においては画像メモリＶＲＡＭからの画也
データからしきい値データを引く演算を実行され、この
演算におけるキャリー等の状態情報はステータスレジス
タ１１に保持される。
するプログラム例を示しているものであり、これらのプ
ログラムはインストラクションメモリ１に記憶されてい
る。シーケンサ３からのアドレシングによりまずステッ
プ１のインストラクションがインストラクションメモリ
１からインス１〜ラクションレジスタ５にセットされる
と、インストラクションレジスタ５のＲセレクト部５ｅ
に設定されている画像メモリＶＲＡＭからの画像データ
がセレクタ１７を介してＡ Ｌ Ｕ ９のＳ入力に供給
され、またＳセレクト部５ｆに設定されているしきい値
データがセレクタ１つを介してＡ Ｌ Ｕ９のＲ入力に
供給される。インス１〜ラクションレジスタ５のＡ Ｌ
Ｕファンクション指定部５Ｃ９５ｄはＡＬＵ９が実行
する演算論理機能としてＹ＝Ｒ−８を指定しているので
、ステップ１においては画像メモリＶＲＡＭからの画也
データからしきい値データを引く演算を実行され、この
演算におけるキャリー等の状態情報はステータスレジス
タ１１に保持される。
次のステップ２においてインストラクションレジスタ５
にセットされたインストラクションのＡＬＵコンディシ
ョン部５ｂにはキャリー信号を選択せよという条件設定
コードが設定されているので、条件選択用セレクタ１３
はステータスレジスタ１１に前のステップで保持されて
いるキャリー信号を選択し、このキャリー信号を機能選
択用セレクタ７に選択入力に供給する。この結果、機能
選択用セレクタ７はキャリー信号が「０」の場合には第
１のＡＬＵファンクション指定部５Ｃを選択し、これに
よりＡＬＵ９においてはＹ＝Ｉ−ＩＴ（１６進数のＦＦ
）を実行して高レベル信号を出力し、またキャリー信号
が「１」の場合には第２のＡＬＬＩファンクション指定
部５ｄを選択し、これによりＡＬＵ９においてはＹ＝Ｌ
Ｏを実行して低レベル信号を出力する。この実行結果は
出力セレクト５ｇによって選択される画像メモリＶＲＡ
Ｍに格納されるようになっている。
にセットされたインストラクションのＡＬＵコンディシ
ョン部５ｂにはキャリー信号を選択せよという条件設定
コードが設定されているので、条件選択用セレクタ１３
はステータスレジスタ１１に前のステップで保持されて
いるキャリー信号を選択し、このキャリー信号を機能選
択用セレクタ７に選択入力に供給する。この結果、機能
選択用セレクタ７はキャリー信号が「０」の場合には第
１のＡＬＵファンクション指定部５Ｃを選択し、これに
よりＡＬＵ９においてはＹ＝Ｉ−ＩＴ（１６進数のＦＦ
）を実行して高レベル信号を出力し、またキャリー信号
が「１」の場合には第２のＡＬＬＩファンクション指定
部５ｄを選択し、これによりＡＬＵ９においてはＹ＝Ｌ
Ｏを実行して低レベル信号を出力する。この実行結果は
出力セレクト５ｇによって選択される画像メモリＶＲＡ
Ｍに格納されるようになっている。
次に、ステップ３に進んで画像メモリのアドレスをイン
クリメン１−シ、前記ステップ１と同じ処理、すなわち
画像メモリＶＲＡＭからの画像データからしきい値デー
タを引く演算が実行され、シーケンサ３の制御によりス
テップ２にジャンプしてループ制御される。以降、ステ
ップ２，３の動作が画像メモリＶＲＡＭの画像データの
分、例えば２５６Ｘ２５６回繰り返される。この場合の
繰返しステップ数は２ｘ２５６ｘ２５６ステツプであっ
て、画像メモリのデータの内容に関係なく一定であると
ともに、従来のようにキャリー信号がｒＯＪでない場合
にステップ数が増えることがなく、高速化されている。
クリメン１−シ、前記ステップ１と同じ処理、すなわち
画像メモリＶＲＡＭからの画像データからしきい値デー
タを引く演算が実行され、シーケンサ３の制御によりス
テップ２にジャンプしてループ制御される。以降、ステ
ップ２，３の動作が画像メモリＶＲＡＭの画像データの
分、例えば２５６Ｘ２５６回繰り返される。この場合の
繰返しステップ数は２ｘ２５６ｘ２５６ステツプであっ
て、画像メモリのデータの内容に関係なく一定であると
ともに、従来のようにキャリー信号がｒＯＪでない場合
にステップ数が増えることがなく、高速化されている。
［発明の効果］
以上説明したように、この発明によれば、インストラク
ションレジスタに複数の演算論理命令および演算論理命
令選択用条件設定コードを有するインストラクションを
セットし、前のステップで実行されたインストラクショ
ンの演算論理機能の状態を保持している状態レジスタの
内容を前記演算論理命令選択用条件設定コードによって
選択し、この選択した状態情報によって複数の演算論理
命令のいずれか一つを選択し、この選択された演算論理
命令を実行するようにしている。これにより、状態情報
の内容によって異なる処理を実行する場合に他にジャン
プすることなく、例えば状態情報が第１の状態の場合に
は複数の演算論理命令のうちの第１の命令を実行し、第
２の状態の場合には第２の命令を実行するという具合に
他にジャンプする必要がないため、ジャンプして伯のロ
ケーションの命令を実行する分だけステップ数が短くな
って高速化を達成することができる上、状態情報の内容
によってステップ数が異なることもないため、例えば空
間フィルタ乗算用等の他の並列プロセッサ等との同期も
簡単に取ることができ、結果として処理の効率化を図る
ことができる。
ションレジスタに複数の演算論理命令および演算論理命
令選択用条件設定コードを有するインストラクションを
セットし、前のステップで実行されたインストラクショ
ンの演算論理機能の状態を保持している状態レジスタの
内容を前記演算論理命令選択用条件設定コードによって
選択し、この選択した状態情報によって複数の演算論理
命令のいずれか一つを選択し、この選択された演算論理
命令を実行するようにしている。これにより、状態情報
の内容によって異なる処理を実行する場合に他にジャン
プすることなく、例えば状態情報が第１の状態の場合に
は複数の演算論理命令のうちの第１の命令を実行し、第
２の状態の場合には第２の命令を実行するという具合に
他にジャンプする必要がないため、ジャンプして伯のロ
ケーションの命令を実行する分だけステップ数が短くな
って高速化を達成することができる上、状態情報の内容
によってステップ数が異なることもないため、例えば空
間フィルタ乗算用等の他の並列プロセッサ等との同期も
簡単に取ることができ、結果として処理の効率化を図る
ことができる。
第１図はこの発明の一実施例を示ず演算処理装置のブロ
ック図、第２図は第１図の装置で実行される画像データ
の２値化を行なうプログラム例を示す図、第３図は従来
の演算処理装置のブロック図、第４図は第３図の装置で
実行される画像データの２値化を行なう従来のプログラ
ム例を示す図である。 １・・・インス１〜ラクションメモリ ３ ・・・ シータ”ン→す ５・・・インストラクション１ノジスタ７・・・機能選
択用セレクタ ９・・・ΔＩＵ １１・・・ステータスレジスタ １３・・・条件選択用セレクタ
ック図、第２図は第１図の装置で実行される画像データ
の２値化を行なうプログラム例を示す図、第３図は従来
の演算処理装置のブロック図、第４図は第３図の装置で
実行される画像データの２値化を行なう従来のプログラ
ム例を示す図である。 １・・・インス１〜ラクションメモリ ３ ・・・ シータ”ン→す ５・・・インストラクション１ノジスタ７・・・機能選
択用セレクタ ９・・・ΔＩＵ １１・・・ステータスレジスタ １３・・・条件選択用セレクタ
Claims (1)
- 複数の演算論理命令および演算論理命令選択用条件設定
コードを有するインストラクションがセットされるイン
ストラクションレジスタと、前のステップのインストラ
クションが実行された結果による演算論理結果の状態情
報を保持する状態レジスタと、前記インストラクション
レジスタにセットされるインストラクションの演算論理
命令選択用条件設定コードによつて前記状態レジスタに
保持されている状態情報を選択し、該状態情報によつて
前記インストラクションレジスタにセットされる複数の
演算論理命令のいずれか一つを選択するセレクタと、該
セレクタで選択された演算論理命令を実行する演算論理
ユニットとを有することを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17435085A JPS6235942A (ja) | 1985-08-09 | 1985-08-09 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17435085A JPS6235942A (ja) | 1985-08-09 | 1985-08-09 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6235942A true JPS6235942A (ja) | 1987-02-16 |
| JPH0557615B2 JPH0557615B2 (ja) | 1993-08-24 |
Family
ID=15977104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17435085A Granted JPS6235942A (ja) | 1985-08-09 | 1985-08-09 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289644A (ja) * | 1987-05-21 | 1988-11-28 | Hitachi Ltd | マイクロプログラム制御方式 |
-
1985
- 1985-08-09 JP JP17435085A patent/JPS6235942A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63289644A (ja) * | 1987-05-21 | 1988-11-28 | Hitachi Ltd | マイクロプログラム制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557615B2 (ja) | 1993-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5126966A (en) | High speed logic simulation system with stimulus engine using independent event channels selectively driven by independent stimulus programs | |
| US5115500A (en) | Plural incompatible instruction format decode method and apparatus | |
| US5742805A (en) | Method and apparatus for a single history register based branch predictor in a superscalar microprocessor | |
| EP0377976A2 (en) | Microcode control apparatus utilizing programmable logic array circuits | |
| JPH06250837A (ja) | スケジューリング処理方式 | |
| US4021779A (en) | Microprogram control units | |
| US4870563A (en) | Information processing apparatus having a mask function | |
| US5524222A (en) | Microsequencer allowing a sequence of conditional jumps without requiring the insertion of NOP or other instructions | |
| JPS6089274A (ja) | ベクトルマスク制御システム | |
| JPS6235942A (ja) | 演算処理装置 | |
| JPH0724013B2 (ja) | ベクトルプロセツサ | |
| US5291615A (en) | Instruction pipeline microprocessor | |
| SU615538A1 (ru) | Устройство дл выбора информации из блока пам ти | |
| JP3055139B2 (ja) | マイクロプログラム制御方式 | |
| EP0183877B1 (en) | Microcomputer for time dependent processes | |
| JP2636136B2 (ja) | 演算処理装置及び演算処理方法 | |
| JP2982129B2 (ja) | マイクロプログラム制御装置 | |
| JPH0233173B2 (ja) | ||
| JPS578851A (en) | Parallel processing system | |
| JP2629359B2 (ja) | 論理シミュレータ | |
| JPS6116334A (ja) | デ−タ処理装置 | |
| JPH0679271B2 (ja) | ル−プ制御回路 | |
| JPS6042968B2 (ja) | 情報処理装置 | |
| JPS605341A (ja) | 情報処理装置 | |
| JPH01130228A (ja) | マイクロプログラム制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |