JPS6258567B2

JPS6258567B2 -

Info

Publication number: JPS6258567B2
Application number: JP55125181A
Authority: JP
Inventors: Yoshuki Ishizawa; Kenjiro Endo; Masanori Tanaka; Koji Iwasaki
Original assignee: Toshiba Corp; Toshiba Emi Ltd
Current assignee: Toshiba Corp; EMI Music Japan Inc
Priority date: 1980-09-09
Filing date: 1980-09-09
Publication date: 1987-12-07
Also published as: JPS5750112A

Description

【発明の詳細な説明】本発明は標本化周波数の異なる離散値間の乗算
演算を効果的に行い得る振幅制御装置に関する。

デイジタル信号処理技術はＡ／Ｄ変換器等の発
達に伴い、各種制御装置に広く導入されている。
例えば、信号のＳ／Ｎ向上等の目的からオーデイ
オ信号をデイジタル信号に変換して記録・再生す
る、所謂PCM録音などにおいてもデイジタル信
号制御は重要視されている。このようなデイジタ
ル信号制御においてデイジタル信号のレベルを調
整する場合、一般に上記デイジタル信号に減衰係
数としてのデイジタル制御信号値を乗算すること
によつて達せられる。例えばレベル調整に供され
るデイジタル化された情報信号に利得値である数
ビツトのデイジタル値を乗算すれば、レベル制御
されたデイジタル化情報信号を得ることができ
る。

ところでダイナミツクレンジが96dBのオーデ
イオ信号をフエーダ（利得設定器）によつて
0.25dBステツプで０〜−∞まで可変設定する場
合、フエーダのステツプ数として385ステツプを
必要とし、これをデイジタル値として表わすには
９ビツトの制御情報を要する。上記0.25dBのレ
ベル差異は、人間の耳では感覚レベル−80dBの
音量に相当するから殆んど識別が不可能である。
従つて上記ステツプ的な利得制御にも拘らず実質
的に連続的な可変設定をなし得るといえる。

一方、上記オーデイオ信号を高精度、高忠実に
デイジタル符号化する場合、一般に16ビツトの信
号に変換する。この信号を安定に、しかも正確に
制御する為にはやはり安定で正確なレベル制御信
号（デイジタル信号）を要する。そこで例えば第
１図に示す如く構成された振幅制御装置が用いら
れる。

第１図において１はフエーダとしての可変抵抗
器で、その両端には図示しない安定化直流電源か
ら電圧Ｖが印加されている。この抵抗器１は、所
謂Ｂカーブの減衰特性を有するもので、その摺動
接点からは直線的に移動される摺動位置、または
回転して移動される回転角度位置に比例した電圧
値が取り出される。この電圧値（アナログ信号）
はＡ／Ｄ変換器２を主構成とするアドレス指定制
御装置３に入力される。このアドレス指定制御装
置３は上記電圧値に対応した例えば９ビツトのデ
イジタル信号を変換出力してメモリ４のアドレス
指定信号として与えている。このメモリ４は例え
ばROM（リード・オンリ・メモリ）からなり、
前記フエーダの調整位置と、これに対応した信号
レベルとの変換テーブルを構成するもので、各ア
ドレスには順次、所定の変化特性の制御情報が予
め書き込まれている。例えばアドレス０番地には
情報−0dB（＝1.0000）の値、１番地には−
0.25dB（＝0.97163）の情報値、２番地には−
0.50dB（＝0.94406）、〜、100番地には−25dB
（＝0.05634）、〜、300番地には−75dB（＝
0.00018）、385番地には−∞dB（＝0.00000）の情
報値が各々デイジタル情報として書き込まれてい
る。そしてこれらの各デイジタル情報値は前述し
たアドレス指定制御装置３から出力されるデイジ
タル信号、つまりアドレス指定信号によつてアド
レス指定がなされ、選択的に読み出される。そし
て、デイジタルマルチプライヤ５にレベル調整情
報として入力され、PCM符号化されたオーデイ
オ信号に乗算される。かくしてオーデイオ信号は
可変抵抗器１によるレベル設定により間接的にレ
ベル調整（振幅調整）されて出力される。

ところでこのように構成されたこの装置におい
ては、オーデイオ信号を16ビツトのデイジタル信
号とし、この信号に16ビツトで表現されるレベル
調整情報によつて高精度に利得調整する場合、メ
モリ４のアドレス指定情報としては前述の如く聴
覚の静的弁別閾値を考慮すると、９ビツト程度の
デイジタル情報で十分にその目的を達成するが、
動的な聴覚上の特性から見た場合には後述するよ
うに甚だ不十分な場合が生じる。さらに、レベル
調整情報の標本化周期（Ａ／Ｄ変換器２）に比べ
て抵抗１の摺動子の電位変化が早い場合には、上
記情報の変化が上記標本化の一周期において複数
のステツプに亘ることもあり、深刻な問題を生じ
る。例えば第２図に抵抗器１の変化に対する出力
信号のレベル応答を示すように、一定レベルに保
たれた入力信号に対してその振幅を可変すると急
峻なレベル変化が生じる場合がある。但し、ΔＴ
は抵抗器１で設定された電圧をアドレス指定制御
装置３、及びメモリ４がレベル調整情報としての
デイジタル信号に変換するために必要な変換時
間、即ちレベル調整信号の周期である。尚、デイ
ジタルマルチプライヤ５の演算処理時間及び最終
段におけるＤ／Ａ変換時間は上記オーデイオ信号
の標本化周期と同程度以下で且つ上記ΔＴに比べ
て十分に短く定められることは勿論のことであ
る。例えばオーデイオ信号の標本化周期を20μｓ
とした場合、演算処理時間５μｓ、Ｄ／Ａ変換時
間10μｓ、ΔＴは２μｓ程度にそれぞれ設定され
る。しかして今、抵抗器１を可変して出力信号レ
ベルに図中Ａで示す如き変化を与えると、出力信
号は図中Ｂに示す様なステツプ状の変化として現
われる。この時のステツプ単位ΔＧは先に示した
ように0.25dBであるから、レベル調整情報はT₁
〜T₇の区間に示されるようにΔＴ間で0.25dBの
レベル差異を示す。このレベル変化については特
に聴感上レベルの差異は認められないことには先
に述べた通りである。ところがT₇〜T₉期間に示
すように抵抗１が急激に操作された場合、上述し
たようにレベル調整情報の変化がステツプ状に起
るために一般にクリツク音を生じ、人間の耳でな
めらかなレベル変化として感じられないことがあ
る。即ち、ΔＴにくらべ特性Ａの変化が速い場合
は、出力Ｂの変化のステツプが大きくなる。たと
えば、第２図においてT₇〜T₈区間では、2.5dBの
レベル差異をもつステツプ変化となり人間の耳に
は、一層急激なレベル変化として認識され、しか
も大きなクリツクノイズを伴うので聴感上におい
て不快感を与えることになり好ましくない。従つ
てこのようなクリツクノイズ等の問題を含めて聴
覚的にも極めて自然なレベル変化が得られるデイ
ジタル制御式レベル調整器を実現するためには、
ステツプレベルを0.25dBよりさらに小さくし、
変換時間ΔＴも抵抗器１で設定される電圧に十分
応答するほどに小さくすることが必要となる。

ここでこの抵抗器１の可変速度について考察し
てみると、例えば人間の手によつて極普通に抵抗
器１を動かし、出力レベルを０〜−∞まで変化さ
せるとする場合の所要時間は高々数百ｍｓ〜数ｓ
程度であるが、場合によつては極端に短い時間と
なることも有りうる。したがつてΔＴについては
本来なら数ｍｓ程度で十分なところ、数十μｓあ
るいはオーデイオ信号の標本化周期と同じ程度で
あることが要求される。このため、Ａ／Ｄ変換器
２には高速のＡ／Ｄ変換器を、またメモリ４には
呼出時間の短いメモリ使用せざるをえないと云う
問題や不具合が生じた。

一方、ステツプレベルを0.25dBより小さくす
ることはＡ／Ｄ変換器２のビツト数の増加、ひい
てはメモリ４のメモリ容量の増加を意味する。こ
れにより、前述のΔＴの問題とを合わせると必要
以上に高速で高ビツトあるいは大容量のＡ／Ｄ変
換器、メモリの使用を要求され、装置全体の価格
を高謄を招く。しかも同装置にマルチプレクサな
ど用いて、多チヤンネルの入力信号に対して、そ
れぞれ任意のレベル調整を行う様な時分割処理を
行うに際しては、なお一層高速のＡ／Ｄ変換器や
メモリが必要となりその実現が非常に困難であつ
た。

本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、高速で高ビツ
ト、あるいは大容量のＡ／Ｄ変換器、メモリなど
を使用することなしに、レベル制御信号として与
えるデイジタル信号に対し、適度な補間処理を行
うことによつて不快感を与えるクリツクノイズを
軽減し、且つ聴覚的になめらかなレベル調整を行
うことのできる振幅制御装置を提供することにあ
る。

以下、図面を参照して本発明の一実施例につき
説明する。

第３図は本発明の前提となる装置の概略構成図
でその特徴とするところは第１図に示した従来の
振幅調整装置に補間演算装置６及びシフトレジス
タ７を付加した点にある。尚、従来装置と同一部
分には同一符号を付し、本装置の特徴とする上記
補間演算装置６およびシフトレジスタ７につき以
下に説明する。メモリ４より出力されるレベル調
整信号Ｄは減算器８に導びかれ、後述する遅延信
号（利得値）Ｓ_t−１が減算される。この減算器
８の減算値出力は係数器９によつて１／２ⁿ倍さ
れたのち、加算器１０に導びかれる。但し、ｎ＝
１、２、３、４……の正の整数である。この係数
器９については後で詳しく述べるが、単にデイジ
タル信号値のLSB側の方から切り捨てる操作によ
つて係数処理を行うものである。しかして、加算
器１０では、上記係数器９の出力に上記遅延信号
Ｓ_t−１を加算して、補間レベル調整信号Ｓ_tつま
り新たな利得値Ｓ_tを得ている。この利得値Ｓ_tが
前記デイジタルマルチプライヤ５に入力されると
共にシフトレジスタ７に蓄えられ、次の時刻（ｔ
＋１）の演算時に前記遅延信号Ｓ_tとして減算器
８および加算器１０に供給される。つまり前述の
遅延信号Ｓ_t−１はｔ−１時刻において演算して
得られた、補間レベル調整信号と云うことにな
る。

ところで、レベル調整信号を補間する手段とし
てレベル調整信号をインパルスレスポンスが非振
動的に収束するデイジタルフイルターを通すこと
が考えられる。第４図はその実現において考えら
れる一般的な一次のIIR型デイジタルフイルター
の信号流れ図であり、その伝達関数Ｈ（ｚ）は次
のように示される。

Ｈ（ｚ）＝Ａ／１−ＢＺ^−１ ……(1) 但し、Ｚ＝ε^j〓〓^t、ω：入力の周波数 Δｔ：シフトレジスタによる遅延時間、ｊ＝√
−１デイジタルフイルタの出力である補間レベル調
整信号が、入力信号Ｄに向つて収束するためには
直流応答が１になることが必要である。すなわ
ち、ω＝０のときＺ＝１よりＨ(1)＝Ａ／１−Ｂ＝１よりＢ＝１−Ａなる関係が必要となる。ところ
が、この係数で実際のデイジタルフイルターを実
現するためには係数器Ａと、係数器（１−Ａ）と
２個必要となるだけでなく、係数Ａと（１−Ａ）
との比がデイジタルフイルターの特性に大きく影
響するために上記係数Ａを変数として特性を変化
させる場合には、係数（１−Ａ）の取扱いが問題
となつてくる。

そこで本装置では、原理的にはこのデイジタル
フイルターの考え方を取り入れて構造的に簡単に
構成し、第５図に示す如く信号処理するようにし
ている。このように構成された信号の流れにおけ
る伝達関数はＨ（ｚ）＝Ａ／１−（１−Ａ）Ｚ^−１ ……(2) となるので第(1)式においてＢ＝１−Ａとおいたも
のに等しいが、係数器を１個用いるだけで実現で
き、また実際のハードウエアの実現に際しても非
常に容易となる利点がある。すなわち、本装置で
は前記第(1)式においてＡ＝１／２^ｎとしているが、第４図に示す信号伝達の構成とし
た場合、Ｂ＝１−１／２^ｎとすることが必要となる。ここでＡ＝１／２^ｎを得るために、デイジタル値において、そのLSB側から切
り捨てていけば、その１／２、１／４、……１／２^ｎと
なる係数を得ることになり、これを利用すれば簡単に装置が
実現できる。然乍らＢ＝１−１／２^ｎを実現するには本格的な係数器としてのデイジタルマルチプライヤ
ーを必要とするので、不経済であるばかりか構成
としても複雑化する欠点が生じる。これは一般に
デイジタルフイルタを実現する場合、有限語長で
あるために演算誤差を生じる問題がある。特に係
数が複数の場合には、それぞれの係数値の比がデ
イジタルフイルタの安定条件にかかわるため、Ｂ
＝１−１／２^ｎに十分な精度が要求され、故に係数語長や演算語長を十分に長くとる必要性が生じるから
である。ところが上述したように本装置の特徴あ
る構成を採用すれば係数器を１個用いるだけでよ
く、しかもＡ＝１／２^ｎとした場合にあつても安定条件に関係しないため、設計上、非常に都合がよい。
そして上述の如くＡ＝１／２^ｎも簡単に得ることができる。特に本装置では、このデイジタルフイルタの
入力信号となるレベル調整信号をパラレル信号と
して演算処理できるのでLSB側からの切り捨て操
作には一切回路素子などを用いる必要がないので
装置製作や価格的な面においても非常に有利であ
る。

第６図は上記の装置において、ｎを０、１、２
とした場合の補間の効果を示すものである。この
図に示されるように補間の役割をしていないｎ＝
０の状態に比してｎを大きくするに従い、出力信
号の大きなステツプ変化が細かなステツプ変化と
なることがわかる。この時のｎはクリツクノイズ
が検知できないような値に設定すればよい。但
し、ｎの値を必要以上に大きくとることは、補間
レベル調整信号値の収束を遅らせるだけでなく、
演算誤差によるその収束値の誤差をも大きくする
ため好ましくない。尚、上記演算誤差については
後に説明する。

一方、図中のΔｔ、すなわち本装置の補間デイ
ジタルフイルタの演算周期も決めておく必要があ
る。この演算周期はシフトレジスタ９に与えるク
ロツク周期によつて決められるが、前述のｎの設
定にも関係があり、ｎを大きくする場合には十分
に補間レベル調整信号値が収束可能な演算回数と
なる値に設定することが必要である。尚、デイジ
タル入力信号の標本化周期より短くすることは補
間の意味を失う虞れが生じるため好ましくはな
い。

以上の様に適度なｎ、Δｔを設定すればクリツ
クノイズが検知されずに、なめらかなレベル調整
ができる。

さて次に先にふれた演算誤差について説明す
る。係数器９は単なる切り捨て操作であるから正
確な１／２^ｎではなく、ある程度の演算誤差を含むことになる。ところが、この補間の目的は大きなステ
ツプ変化を小さなステツプ変化にすることにある
から、その小さなステツプの大きさがある特性に
従つて正確な変化する必要はない。即ち、出力信
号に聴感上のクリツクノイズが検知されることが
なく、またレベル差異が認識閾値以下の誤差であ
ればレベル調整変化における演算誤差を全く無視
することが可能となる。しかし、第７図に示すよ
うに、補間のレベル調整信号の最終収束値が前述
した演算誤差のため出力信号値にレベル誤差εを
生じる場合もありうる。このレベル誤差εは、ｎ
が大きくなるほど大きくなる傾向を示し、メモリ
４から得られるレベル調整信号Ｄの語長が十分大
きければ、レベル差の認識閾値に比べても非常に
小さくなる。そして上記レベル誤差εは認識でき
るほどのレベル差異を生じるものではないのだ
が、高精度な利得調整を必要とする場合には無視
できなくなる。

そこで本発明では第８図にその例を示すように
補間演算装置６における減算器８と加算器１０と
の間に零検出器１１およびゲート１２を組み入れ
て装置を構成し、上述した不具合を効果的に解消
するものである。これは補間レベル調整信号が収
束、すなわち、係数器９の出力が零になること
を、零検出器１１により検知し、零によつている
間はゲート１２によつて係数器９の係数を“１”
と置き換え、強制的にレベル誤差εをなくするも
のである。これによつて第９図に示すような、レ
ベル制御特性を得ることができる。また、零検出
器１１においては、零に限らず、任意の値に設定
することにより適度に収束を早めることも可能で
ある。つまり前に述べたようにｎを大きくした場
合、収束が遅れてしまう場合には、第１０図の示
すように途中で演算を打ち切つて強制的に収束さ
せるようにすれば、その効果が十分に発揮され
る。これは補間演算が続いている途中にあつて
も、前記補間レベル調整信号とメモリ４からのレ
ベル調整信号との差がクリツクノイズを検知でき
ない値にあるならば、一気に収束させてしまうと
いうことであり、このようにすればΔｔを長く設
定したりあるいはｎをさらに大きくとることも可
能となるのでレベル調整信号Ｄのステツプ状変化
に対するＳ_tの初期の変化が一層なめらかにでき
る等効果を奏する。また同時に装置設計を一層容
易化することができる。

かくして本発明に係る振幅制御装置によれば、
ステツプレベル変化をさらに小さなステツプレベ
ル変化に変換して与えることから、出力信号に現
われる不快なクリツクノイズを検知限以下まで下
げることができ、ここになめらかなレベル調整が
可能となる。しかも、前述した如く、高速・高ビ
ツトのＡ／Ｄ変換器やメモリを使用せずに、又、
補間回路として構成されるデイジタルフイルタに
おいても高価なデイジタルマルチプライヤーを必
要とせずに実現できるため、その構成を非常に簡
易化することができ、実現が容易である等の効果
を奏する。

第１１図は本発明に係わる装置の例を示すもの
である。先の実施例装置ではメモリ４から得られ
るレベル調整信号Ｄをパラレル信号として扱い、
これをパラレル演算処理したが、第１１図の示す
ように、レベル調整信号Ｄをパラレル／シリアル
変換器１３においてシリアル信号に変換しこれを
シルアル処理の演算器１４、加算器１５で構成さ
れた補間演算装置とシフトレジスタ１６によつて
シリアル演算処理するように構成してもよい。こ
の場合、係数器１７にはLSBからｎビツトシフト
するための簡単なシフトレジスタが必要となる
が、デイジタルマルチプライヤーのように構成が
複雑でかつ高価なものを用いる必要はない。そし
て先の実施例と同数の効果を奏することは説明す
るまでもない。特にこのようなシリアル演算で
は、レベル調整信号Ｄのビツト数が多い場合で
も、演算回路素子を多く必要としないために非常
に有効である。

第１２図は本発明の変形例を示す信号伝達系の
構成図で、係数器を１／２、すなわちｎ＝１の場合のみ許される構成である。処理フローに従つて実現
される補間演算装置は例えば第１３図に示すよう
に構成される。尚、ここではシリアル演算処理構
成としているが、パラレル演算処理を行う構成と
してもよいことは勿論のことである。この例で
は、係数が１／２だけと限られているが、前述の補間レベル信号の最終収束値にレベル誤差εを生じな
いという利点をもつている他は、先の各実施例の
ｎ＝１の場合と同様の効果をもつ。

しかして上述した効果を有する本装置を用いれ
ば、例えば第１４図に示す如き、デイジタル制御
式ミユーテイング装置が実現できる。スイツチ
（SW）１９は、連動複数のスイツチから成り、
たとえばデイジタル値の「111……１」と「000…
…０」を切り換える機能をもつものとしてあり、
これによつて入力信号をミユートするものであ
る。この場合、単にスイツチ（SW）１８を直接
デイジタルマルチプライヤ５に接続したのでは、
スイツチ（SW）１９のON／OFFによつてかな
り大きなクリツクノイズを発生する虞れがある
が、本発明に係る補間演算装置６を付加すること
によつて極めて効果的に不快感を伴うことなしに
ミユート作用を行わしめることができる。特に、
補間演算装置６における係数器９のｎやΔｔの値
によつては減衰の速さが変えられるので、遅くす
るようなｎやΔｔにすることによつてデイジタル
制御式自動フエードアウト装置としても使用でき
る。

尚、本発明は上記各実施例にのみ現定されるも
のではない。例えば前記各実施例では抵抗器１に
よりメモリ４のアドレス指定し、そのレベル調整
信号Ｄを得る場合について述べたが、このレベル
調整信号はスイツチ（SW）による切換やコンピ
ユーターによる一定のプログラムに従つて得られ
る様なデータであつてもよい。また信号のビツト
数や制御レベル範囲等は仕様に応じて定めればよ
いものである。更には補間演算周期Δｔにおいて
も一定周期に固定せずに、例えばΔＴ間において
Δｔが時間と共に小さくするように連続可変周期
にしてもよい。またデイジタル制御式自動フエー
ドアウト装置などは、上述した連続可変周期によ
るΔｔを設定すれば極めて自然な減衰特性が得ら
れ等の効果を奏する。要するに本発明はその要旨
を逸脱しない範囲で種々変形して実施することが
できる。

【図面の簡単な説明】

第１図は従来装置の一例を示す概略構成図、第
２図は第１図に示す装置の動作を説明するレベル
特性図、第３図は本発明の前提となる装置を示す
概略構成図で、第４図は同装置と等価な信号流れ
図、第５図は同装置の信号流れ図で、第６図およ
び第７図はそれぞれ同実施例装置の作用を示すレ
ベル特性図、第８図は本発明の特徴部の実施例を
示す要部構成図、第９図および第１０図は第８図
に示す装置の作用を示すレベル特性図、第１１図
は更に別の実施例を示す概略構成図、第１２図お
よび第１３図はそれぞれ他の制御形態を示す信号
流れ図とその構成例を示す図、第１４図は本発明
装置をデイジタル制御式ミユーテイング装置に応
用した例を示す図である。１……可変抵抗器、２……Ａ／Ｄ変換器、３…
…アドレス指定制御装置、４……メモリ、５……
デイジタルマルチプライヤ、６……補間演算装
置、７，１６……シフトレジスタ、８，１４……
減算器、９，１７……係数器、１０，１５……加
算器、１３……Ｐ／Ｓ変換器、１８……Ｓ／Ｐ変
換器、１９……スイツチ。

Claims

【特許請求の範囲】

１符号化信号に対する利得制御値を設定する手
段と、上記利得制御値に基づき生成された利得値
を前記符号化信号に乗じてその振幅を設定する乗
算器と、上記利得値を一定期間遅延する遅延手段
と、この遅延された利得値と前記利得制御値との
差信号を得る手段と、前記差信号に所定係数を乗
じる手段と、前記所定係数を前記差信号が所定レ
ベル以下に達したとき“１”に変更設定する手段
と、前記所定係数を乗じた信号に前記遅延された
利得値あるいは前記利得制御値を加算して新たな
前記利得値を生成して前記乗算器に与える補間演
算制御装置とを具備したことを特徴とする振幅制
御装置。