JPS6265465A - 絶縁ゲ−ト半導体装置の製造方法 - Google Patents
絶縁ゲ−ト半導体装置の製造方法Info
- Publication number
- JPS6265465A JPS6265465A JP60204227A JP20422785A JPS6265465A JP S6265465 A JPS6265465 A JP S6265465A JP 60204227 A JP60204227 A JP 60204227A JP 20422785 A JP20422785 A JP 20422785A JP S6265465 A JPS6265465 A JP S6265465A
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- JP
- Japan
- Prior art keywords
- gate
- spacer
- forming
- semiconductor device
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は絶縁ゲート半導体装置、特に短チャネルＭＯ８
ＦＥＴのホットキャリア耐性向上のための技術に関する
。
ＦＥＴのホットキャリア耐性向上のための技術に関する
。
ＣＭＯＳデバイスは、現在の最先端のゲート長１、２〜
１．３μｍからＯ，Ｓμｍ、０．５μｍへと微細化する
につれて、ホット・キャリアや短チヤネル効果がますま
す厳しくなる傾向にある。
１．３μｍからＯ，Ｓμｍ、０．５μｍへと微細化する
につれて、ホット・キャリアや短チヤネル効果がますま
す厳しくなる傾向にある。
短チヤネル効果はソースとドレインが接近してくるため
にチャネル部分の電圧に影響されてしきい電圧やパンチ
スルー電圧の低下をもたらす現象であり、ｎｐ両チャネ
ルともゲート長が１μｍ以下になるとしきい電圧が急激
に低下し始める。
にチャネル部分の電圧に影響されてしきい電圧やパンチ
スルー電圧の低下をもたらす現象であり、ｎｐ両チャネ
ルともゲート長が１μｍ以下になるとしきい電圧が急激
に低下し始める。
一方、ホットキャリア効果はチャネルを流れる電子が散
乱を受けてゲートの方向に注入される等の現象をいうも
ので、ドレイン電圧が大きいほど起りやすく、注入によ
ってゲート絶縁膜が劣化しトランジスタ特性の劣化をも
たらす。
乱を受けてゲートの方向に注入される等の現象をいうも
ので、ドレイン電圧が大きいほど起りやすく、注入によ
ってゲート絶縁膜が劣化しトランジスタ特性の劣化をも
たらす。
これらの問題に対して、ｎチャネルＭＯ３ＦＥＴにおい
ては、ＬＤＤ（低不純物濃度ドレイン）構造が採用され
ていることが日経マグロウヒル社発行、「日経マイクロ
デバイス１９８５年７月号Ｊ発行日１９８５年７月１日
ｐ１３６−ｐ１４０に記載されている。
ては、ＬＤＤ（低不純物濃度ドレイン）構造が採用され
ていることが日経マグロウヒル社発行、「日経マイクロ
デバイス１９８５年７月号Ｊ発行日１９８５年７月１日
ｐ１３６−ｐ１４０に記載されている。
ＬＤＤ構造ではゲートと、ソース・ドレインの間の基板
表面に低不純物濃度のオフセットゲート層を形成し、パ
ンチスルー電圧及びホットキャリア耐圧を高めるもので
ある。
表面に低不純物濃度のオフセットゲート層を形成し、パ
ンチスルー電圧及びホットキャリア耐圧を高めるもので
ある。
第７図はＬＤＤ構造ヲ有するＣ−ＭＯＳＦＥＴの一例を
断面図で示すものである。
断面図で示すものである。
同図において、４はゲート、６はスペーサ％７はソース
・ドレイ／高不純物濃度層である。ｎチャネルＭＯ８Ｆ
ＥＴ側でＬＤＤ＆Ｃよる低不純物濃度ｎ一層からなるオ
フセットゲート８がチャネル部とソース・ドレインｎ＋
層との間に形成されている。
・ドレイ／高不純物濃度層である。ｎチャネルＭＯ８Ｆ
ＥＴ側でＬＤＤ＆Ｃよる低不純物濃度ｎ一層からなるオ
フセットゲート８がチャネル部とソース・ドレインｎ＋
層との間に形成されている。
コノヨうなＬＤＤ構造を得るために、これまでは第８図
〜第１０図に示すような製造方法が採用されている。
〜第１０図に示すような製造方法が採用されている。
すなわち、（１）第８図に示すように、絶縁膜３の上に
ゲート（ポリ５１）４を形成し、このゲートをマスクに
して低濃度のｎ不純物イオン打込みを行う。ｆ２１第１
図に示すように、ゲート４０両側に絶縁物からなるスペ
ーサ６を形成しこのスペーサ６とゲート４をマスクとし
て高濃度ｎ不純物イオン打込みを行う。（３）アニール
（熱処理）を行って第１０図に示すようにスペーサ直下
でオフセットゲートｎ一層８を、スペーサの形成されな
い部分でソース・ドレインｎ 層７をセルファライン（
自己整合）的に形成する。
ゲート（ポリ５１）４を形成し、このゲートをマスクに
して低濃度のｎ不純物イオン打込みを行う。ｆ２１第１
図に示すように、ゲート４０両側に絶縁物からなるスペ
ーサ６を形成しこのスペーサ６とゲート４をマスクとし
て高濃度ｎ不純物イオン打込みを行う。（３）アニール
（熱処理）を行って第１０図に示すようにスペーサ直下
でオフセットゲートｎ一層８を、スペーサの形成されな
い部分でソース・ドレインｎ 層７をセルファライン（
自己整合）的に形成する。
このような従来方法ではオフセラ）ｎ一層８とソース・
ドレインｎ 層７のためＫそれぞれにイオン打込みが必
要である。この例はｎ−ＭＯ８ＦＥＴ単独のＬＤＤ構造
であるが、この場合ｆＣ４，ｎ−不純物イオン打込みの
ための工程が余分に追加される。Ｃ−ＭＯＳＦＥＴでｐ
チャネルＭＯ８ＦＥＴをふくめた単純構造またはｎチャ
ネル・ｐチャネル両方にＬＤＤ構造を必要とする場合、
ｎ−不純物イオン打込み、ホトレジスト工程と、ｐ−不
純物イオン打込みとホトレジスト工程がさらに加わって
、工程数がきわめて多くなりコスト高をまぬがれないこ
とが発明者により明らかとされた。
ドレインｎ 層７のためＫそれぞれにイオン打込みが必
要である。この例はｎ−ＭＯ８ＦＥＴ単独のＬＤＤ構造
であるが、この場合ｆＣ４，ｎ−不純物イオン打込みの
ための工程が余分に追加される。Ｃ−ＭＯＳＦＥＴでｐ
チャネルＭＯ８ＦＥＴをふくめた単純構造またはｎチャ
ネル・ｐチャネル両方にＬＤＤ構造を必要とする場合、
ｎ−不純物イオン打込み、ホトレジスト工程と、ｐ−不
純物イオン打込みとホトレジスト工程がさらに加わって
、工程数がきわめて多くなりコスト高をまぬがれないこ
とが発明者により明らかとされた。
本発明は上記した問題を克服するため罠なされたもので
、その目的とすることは工程数を倍加することなく通常
のＬＤＤ構造を同等の耐圧を得られるＭＯ８半導体装置
の製造方法を提供することにある。
、その目的とすることは工程数を倍加することなく通常
のＬＤＤ構造を同等の耐圧を得られるＭＯ８半導体装置
の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図からあきらかになろう。
本明細書の記述及び添付図からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基体表面ＫＭＯ８ＦＥＴを形成するＫ
あたりて、たとえばｐ型半導体基体表面にゲート酸化膜
を介してポリＳｉからなる絶縁ゲートを形成し、このゲ
ートの両側面に接するスペーサを絶縁材により形成し、
このスペーサを有するゲートをマスク圧して基体表面に
高濃度不純物イオン打込みを行い、その際にスペーサの
厚さを考慮してイオン打込みエネルギを調整することに
より、スペーサの形成されない基板表面にソース・ドレ
インとなる高不純物濃度層を形成すると同時に、スペー
サ直下罠はオフセットとなる低不純物濃度層を形成する
ものであって、この方法により。
あたりて、たとえばｐ型半導体基体表面にゲート酸化膜
を介してポリＳｉからなる絶縁ゲートを形成し、このゲ
ートの両側面に接するスペーサを絶縁材により形成し、
このスペーサを有するゲートをマスク圧して基体表面に
高濃度不純物イオン打込みを行い、その際にスペーサの
厚さを考慮してイオン打込みエネルギを調整することに
より、スペーサの形成されない基板表面にソース・ドレ
インとなる高不純物濃度層を形成すると同時に、スペー
サ直下罠はオフセットとなる低不純物濃度層を形成する
ものであって、この方法により。
工程数を増加させることなく通常のＬＤＤ構造と同等の
対圧を有するＭＯ８半導体装置が得られ。
対圧を有するＭＯ８半導体装置が得られ。
前記目的を達成できる。
第１図乃至第５図は本発明の一実施例を示すものであっ
て、ＬＤＤ構造のｎチャネルＭＯ８ＦＥＴの製造プロセ
スの主要工程断面図である。以下。
て、ＬＤＤ構造のｎチャネルＭＯ８ＦＥＴの製造プロセ
スの主要工程断面図である。以下。
各工程にそって詳述する。
（１）第１図において、１は高比抵抗ｐ−型の単結晶Ｓ
ｔ基体、２は選択酸化によるアイソレーション酸化物（
Ｓｉｎｔ）膜、３は熱酸化によりＳｔ基体表面に生成し
たうすい（５００〜１０００＾）ゲート酸化膜、４はポ
リＳｉゲートであってゲート酸化膜３上に３０００Ａ糧
変の厚さに堆積したポリＳｉをホトエッチにより、所定
のゲート長にバターニングする。
ｔ基体、２は選択酸化によるアイソレーション酸化物（
Ｓｉｎｔ）膜、３は熱酸化によりＳｔ基体表面に生成し
たうすい（５００〜１０００＾）ゲート酸化膜、４はポ
リＳｉゲートであってゲート酸化膜３上に３０００Ａ糧
変の厚さに堆積したポリＳｉをホトエッチにより、所定
のゲート長にバターニングする。
（２）スペーサ形成のため第２図に示すように全面ＫＣ
ＶＤ（化学的気相成長）Ｋよる絶縁物、たとえば高温低
圧成長法によるシリコン酸化膜、５を形成する。
ＶＤ（化学的気相成長）Ｋよる絶縁物、たとえば高温低
圧成長法によるシリコン酸化膜、５を形成する。
（３）たとえばＣＦ４ガス等によるシリコン酸化膜のド
ライエッチを行い、ゲートの側面に接する部分がそれよ
り離れた部分よりエッチされにくい現象を利用して第３
図に示すよ５に、ゲート側面に接する部分をスペーサと
して残し、他のシリコン酸化膜を取り除く。このスペー
サの幅ａ及び厚さｂは２０００Ａ程度である。
ライエッチを行い、ゲートの側面に接する部分がそれよ
り離れた部分よりエッチされにくい現象を利用して第３
図に示すよ５に、ゲート側面に接する部分をスペーサと
して残し、他のシリコン酸化膜を取り除く。このスペー
サの幅ａ及び厚さｂは２０００Ａ程度である。
（４）全面にヒ素（Ａｓ）イオン打込みを行い、第４図
に示すよ５に基体表面Ｋｎ型不純物を導入する。このと
きのイオン打込エネルギは４００ Ｋ ｅ Ｖ程度であ
り、アイソレーション酸化膜２及びゲート４がマスクと
なってＡｓはうすい絶縁膜を通して基体表面に打込まれ
る。この場合、スペーサのない部分ではＡｓが完全に８
１基体内に高濃度（ドーズ量Ｉ Ｘ １０ ” Ａｔｏ
ｍｓ−”ｃｙ、ビーク２×１０ ！ＯＡｔｏｍｓ−”ｃ
ｌｎ）導入し、スペーサの直下にもわずか（ピーク・ド
ーズ量Ｉ Ｘ １０ ” Ａｔｏｍｓ−”ｃｎｌ）に導
入するように、スペーサ厚、ゲート醸化膜厚等を考慮し
てイオン打込エネルギーを設定するり（５）アニールを
行い、シシコン基体中のＡａを拡散して第５図に示すよ
うにソース・ドレインとなるｎ＋廖及びオフセットゲー
トとなるｎ一層を形成する。
に示すよ５に基体表面Ｋｎ型不純物を導入する。このと
きのイオン打込エネルギは４００ Ｋ ｅ Ｖ程度であ
り、アイソレーション酸化膜２及びゲート４がマスクと
なってＡｓはうすい絶縁膜を通して基体表面に打込まれ
る。この場合、スペーサのない部分ではＡｓが完全に８
１基体内に高濃度（ドーズ量Ｉ Ｘ １０ ” Ａｔｏ
ｍｓ−”ｃｙ、ビーク２×１０ ！ＯＡｔｏｍｓ−”ｃ
ｌｎ）導入し、スペーサの直下にもわずか（ピーク・ド
ーズ量Ｉ Ｘ １０ ” Ａｔｏｍｓ−”ｃｎｌ）に導
入するように、スペーサ厚、ゲート醸化膜厚等を考慮し
てイオン打込エネルギーを設定するり（５）アニールを
行い、シシコン基体中のＡａを拡散して第５図に示すよ
うにソース・ドレインとなるｎ＋廖及びオフセットゲー
トとなるｎ一層を形成する。
（６） このあと、全面Ｋ ＣＶ Ｄ−８ｊｏ２Ｍ１
９ ｋ生成し、コンタクトホトな行ってソース・ドレイ
ン部を窓開し、ＡＪを蒸着（スパッタ）、ホトエツチン
グを行ってＡ２電極１０を形成し第６図に示すようなＬ
ＤＤ構造のｎチャネルＭＯ３ＦＥＴを完成する。
９ ｋ生成し、コンタクトホトな行ってソース・ドレイ
ン部を窓開し、ＡＪを蒸着（スパッタ）、ホトエツチン
グを行ってＡ２電極１０を形成し第６図に示すようなＬ
ＤＤ構造のｎチャネルＭＯ３ＦＥＴを完成する。
実施例により説明した本発明によれば下記のような効果
がもたらされる。
がもたらされる。
ゲート両側面に接するスペーサの厚さ、ゲート酸化膜の
厚さを考慮してイオン打込みエネルギを設定して不純物
を導入することにより、Ｓｔ基板表面に不純物濃度の高
い領域と低い領域とを従来ならば２回のイオン打込みで
行うところを１回のイオン打込みで選択的に行うことが
できる。すなわち、工ａを増加させることなく通常のＬ
ＤＤ構造と同等の耐圧が得られる。たとえばスペーサな
しでイオン打込みした場合耐圧５．０Ｖ程度であるがス
ペーサを有効に使用してオフセラ）ｎ一層を設けたこと
により耐圧は８．５〜９．Ｏｖとすることができた。
厚さを考慮してイオン打込みエネルギを設定して不純物
を導入することにより、Ｓｔ基板表面に不純物濃度の高
い領域と低い領域とを従来ならば２回のイオン打込みで
行うところを１回のイオン打込みで選択的に行うことが
できる。すなわち、工ａを増加させることなく通常のＬ
ＤＤ構造と同等の耐圧が得られる。たとえばスペーサな
しでイオン打込みした場合耐圧５．０Ｖ程度であるがス
ペーサを有効に使用してオフセラ）ｎ一層を設けたこと
により耐圧は８．５〜９．Ｏｖとすることができた。
以上本発明者によってなされた発明な実施例にもとづき
具体的に説明したが本発明は実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
る。
具体的に説明したが本発明は実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
る。
たとえばＣ−ＭＯ８ＩＣにおいて、ｎチャネルＭＯ８Ｆ
ＥＴとｐチャネルＭＯ８ＦＥＴとの両方をＬＤＤ構造と
する場合、それぞれ１回の不純物イオン打込みですむか
ら、マスク工程数を大幅に低減することができコスト節
減につながる。
ＥＴとｐチャネルＭＯ８ＦＥＴとの両方をＬＤＤ構造と
する場合、それぞれ１回の不純物イオン打込みですむか
ら、マスク工程数を大幅に低減することができコスト節
減につながる。
本発明はｎチャネルＭＯ８ＦＥＴ、０ＭＯ８ＩＣ。
バイポーラＣＭＯ８ＩＣのいずれにも適用することがで
きる。
きる。
第１図乃至第６図は本発明の一実施例プロセスを示す工
程断面図である。 第７図はＬＤＤ構造ＣＭＯ８ＦＥＴの一例を示す断面図
である。 第８図乃至第１０図はこれまでのＬＤＤ構造ＭＯ８ＦＥ
Ｔのプロセスを示す工程断面図である。 １・・・ｐ”−Ｓ ｉ基体、２・・・アイソレージ酋ン
酸化膜、３・・・ゲート酸化膜、４・・・ポリＳｌゲー
ト、５・・・ＨＬＯ膜、６・・・スペーサ、７・・・ソ
ース・ドレインｎ＋層、８・・・オフセットゲートｎ一
層、９・・・Ｃ第 １ 図 第 ２ 図 第 ３ 図 第 ７ 図 第 ８ 図
程断面図である。 第７図はＬＤＤ構造ＣＭＯ８ＦＥＴの一例を示す断面図
である。 第８図乃至第１０図はこれまでのＬＤＤ構造ＭＯ８ＦＥ
Ｔのプロセスを示す工程断面図である。 １・・・ｐ”−Ｓ ｉ基体、２・・・アイソレージ酋ン
酸化膜、３・・・ゲート酸化膜、４・・・ポリＳｌゲー
ト、５・・・ＨＬＯ膜、６・・・スペーサ、７・・・ソ
ース・ドレインｎ＋層、８・・・オフセットゲートｎ一
層、９・・・Ｃ第 １ 図 第 ２ 図 第 ３ 図 第 ７ 図 第 ８ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体表面に絶縁ゲート電界効果トランジスタ
を形成するにあたって、第１の導電型の半導体基体の一
主面上に絶縁膜を介してゲートを形成し、上記ゲートの
両側面に接する絶縁物からなるスペーサを形成し、次い
で、上記ゲートをマスクにして基体表面に高濃度不純物
イオン打込みを行い、その際にスペーサの厚さを考慮し
てイオン打込みエネルギを調整することにより、スペー
サの形成されない基板表面部分でソース・ドレインとな
る低比抵抗層を形成するとともにスペーサ直下では高比
抵抗層を形成することを特徴とする絶縁ゲート半導体装
置の製造方法。 ２、上記スペーサは化学的気相成長法による絶縁物をゲ
ートを覆って全面に形成したのち、全面エッチすること
により、ゲートの両側面に接する部分でスペーサ分を自
己整合的に残存させるものである特許請求の範囲第１項
に記載の絶縁ゲート半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204227A JPS6265465A (ja) | 1985-09-18 | 1985-09-18 | 絶縁ゲ−ト半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204227A JPS6265465A (ja) | 1985-09-18 | 1985-09-18 | 絶縁ゲ−ト半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265465A true JPS6265465A (ja) | 1987-03-24 |
Family
ID=16486942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204227A Pending JPS6265465A (ja) | 1985-09-18 | 1985-09-18 | 絶縁ゲ−ト半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008252123A (ja) * | 2008-06-18 | 2008-10-16 | Canon Inc | 固体撮像装置 |
-
1985
- 1985-09-18 JP JP60204227A patent/JPS6265465A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008252123A (ja) * | 2008-06-18 | 2008-10-16 | Canon Inc | 固体撮像装置 |
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