JPS626673B2 - - Google Patents
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- Publication number
- JPS626673B2 JPS626673B2 JP55099531A JP9953180A JPS626673B2 JP S626673 B2 JPS626673 B2 JP S626673B2 JP 55099531 A JP55099531 A JP 55099531A JP 9953180 A JP9953180 A JP 9953180A JP S626673 B2 JPS626673 B2 JP S626673B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- resistor
- protection circuit
- voltage
- silicon resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、特に絶縁ゲート
型電界効果半導体装置のゲート保護回路に関す
る。
型電界効果半導体装置のゲート保護回路に関す
る。
絶縁ゲート型電界効果素子（IG FET）は、そ
の構造上極めて薄いゲート酸化膜をもつ為、高電
圧特に静電気が印加された時のゲート酸化膜の耐
圧劣化や破壊が避けることのできない問題となつ
ている。このような静電気等によるゲート絶縁膜
の破壊を防止する手段として、現在用いられてい
るのは、入力ゲートに保護回路を接続し、入力ゲ
ートに直接高電圧が印加されないようにする方法
である。
の構造上極めて薄いゲート酸化膜をもつ為、高電
圧特に静電気が印加された時のゲート酸化膜の耐
圧劣化や破壊が避けることのできない問題となつ
ている。このような静電気等によるゲート絶縁膜
の破壊を防止する手段として、現在用いられてい
るのは、入力ゲートに保護回路を接続し、入力ゲ
ートに直接高電圧が印加されないようにする方法
である。
保護回路としては種々の回路構成が実用されて
おり、多くの保護回路においては、保護回路もし
くはその一部において抵抗が用いられている。こ
の抵抗の効果は、高電圧印加時のCR時定数によ
る遅延や、電圧分割によりゲート絶縁膜への直接
の電圧印加を抑えることにあり、この抵抗として
は拡散抵抗もしくは多結晶シリコン抵抗が一般的
である。
おり、多くの保護回路においては、保護回路もし
くはその一部において抵抗が用いられている。こ
の抵抗の効果は、高電圧印加時のCR時定数によ
る遅延や、電圧分割によりゲート絶縁膜への直接
の電圧印加を抑えることにあり、この抵抗として
は拡散抵抗もしくは多結晶シリコン抵抗が一般的
である。
しかし、ここで問題となるのは、ゲート絶縁膜
保護能力とは、保護回路自身の高電圧に対する強
度も含み、しばしばゲート絶縁膜でなく、保護回
路自身が静電気等により破壊することがある。
保護能力とは、保護回路自身の高電圧に対する強
度も含み、しばしばゲート絶縁膜でなく、保護回
路自身が静電気等により破壊することがある。
この見地からみると、同一形状とした場合の静
電破壊に対する保護用抵抗自身の耐圧は、拡散層
抵抗の方が多結晶シリコンよりも庫く、抵抗とし
て拡散層を用いる方が、より静電破壊に対して強
い保護回路を作ることができる。これは多結晶シ
リコンが、印加された電圧に対して発熱抵抗体と
なり、ある一定の電流により溶断するモードを持
つている為で、単結晶の拡散抵抗では見られない
ものである。
電破壊に対する保護用抵抗自身の耐圧は、拡散層
抵抗の方が多結晶シリコンよりも庫く、抵抗とし
て拡散層を用いる方が、より静電破壊に対して強
い保護回路を作ることができる。これは多結晶シ
リコンが、印加された電圧に対して発熱抵抗体と
なり、ある一定の電流により溶断するモードを持
つている為で、単結晶の拡散抵抗では見られない
ものである。
しかしながら、近年多結晶シリコンを抵抗とし
て保護回路を構成することが多くなつてきてお
り、特にMOSメモリー及びMOS等においては顕
著である。この理由として、拡散抵抗が基体半導
体との間にＰ―Ｎ接合を形成しており、この接合
からのキヤリア注入によるメモリー情報の反転
や、CMOSにおけるラツチアツプ不良の原因とな
る為である。
て保護回路を構成することが多くなつてきてお
り、特にMOSメモリー及びMOS等においては顕
著である。この理由として、拡散抵抗が基体半導
体との間にＰ―Ｎ接合を形成しており、この接合
からのキヤリア注入によるメモリー情報の反転
や、CMOSにおけるラツチアツプ不良の原因とな
る為である。
多結晶シリコン抵抗を使用した保護回路の静電
破壊耐圧は、ほとんどの場合その多結晶シリコン
抵抗自身の耐圧、即ち断面積の電流密度で決定さ
れるので、多結晶シリコンの厚さが厚いほど、巾
が広いほど、又、抵抗値が大きいほど静電気等に
対する耐圧の高いものとなる。一方MOS ICにお
いては、電気的特性や製造プロセス上の制限か
ら、多結晶シリコンの巾や抵抗値等が決定される
ので、これらの定数は静電破壊耐圧と特性の釣合
いのとれた点で決められる。さらに、この度、こ
の多結晶シリコンの厚さ、巾、抵抗値の他に、形
状によつても耐圧が異ることが明らかになつた。
破壊耐圧は、ほとんどの場合その多結晶シリコン
抵抗自身の耐圧、即ち断面積の電流密度で決定さ
れるので、多結晶シリコンの厚さが厚いほど、巾
が広いほど、又、抵抗値が大きいほど静電気等に
対する耐圧の高いものとなる。一方MOS ICにお
いては、電気的特性や製造プロセス上の制限か
ら、多結晶シリコンの巾や抵抗値等が決定される
ので、これらの定数は静電破壊耐圧と特性の釣合
いのとれた点で決められる。さらに、この度、こ
の多結晶シリコンの厚さ、巾、抵抗値の他に、形
状によつても耐圧が異ることが明らかになつた。
即ち、半導体集積回路（IC）は設計上できる
だけ面積を小さくすることが必要とされるが、こ
の目的のために多結晶シリコン抵抗は直線で用い
られることは少なく、曲げて配置されることが多
い。
だけ面積を小さくすることが必要とされるが、こ
の目的のために多結晶シリコン抵抗は直線で用い
られることは少なく、曲げて配置されることが多
い。
第１図ａはこの様子を示したものであり、ボン
デイング用金属電極１は接続部２において多結晶
シリコン抵抗直線部３と接続し、この直線部３か
ら多結晶シリコン抵抗屈曲部４を経て、他の直線
部３の端部は接続部５において入力保護回路配線
金属６と接続されている。このように平面形状が
湾曲又は屈曲している形状のものと、第１図ｂに
示すように平面形状が直線、すなわち屈曲部４が
存在しないものとを、第２図に示すような、容
量、200pFのコンデンサ９を直流定電圧源７で充
電し、充電荷を試料１０に直接印加するようにし
た測定装置を用いて、破壊耐圧の比較を行つた結
果、第１図ｂのように直線状の多結晶シリコンの
方が50〜100V程度耐圧が高いことがわかつた。
デイング用金属電極１は接続部２において多結晶
シリコン抵抗直線部３と接続し、この直線部３か
ら多結晶シリコン抵抗屈曲部４を経て、他の直線
部３の端部は接続部５において入力保護回路配線
金属６と接続されている。このように平面形状が
湾曲又は屈曲している形状のものと、第１図ｂに
示すように平面形状が直線、すなわち屈曲部４が
存在しないものとを、第２図に示すような、容
量、200pFのコンデンサ９を直流定電圧源７で充
電し、充電荷を試料１０に直接印加するようにし
た測定装置を用いて、破壊耐圧の比較を行つた結
果、第１図ｂのように直線状の多結晶シリコンの
方が50〜100V程度耐圧が高いことがわかつた。
この原因として、湾曲部又は屈曲部において、
印加電流の集中により局部加熱が起り、この部分
での多結晶シリコンの溶断に至ることが判明し
た。尚第１図ｂにおいて第１図ａと同一機能の個
所は同一の付号で示してある。
印加電流の集中により局部加熱が起り、この部分
での多結晶シリコンの溶断に至ることが判明し
た。尚第１図ｂにおいて第１図ａと同一機能の個
所は同一の付号で示してある。
そこで本発明は、保護回路もしくはその一部と
して多結晶シリコン抵抗を用いた場合、その湾曲
部もしくは屈曲部において、多結晶シリコン上に
接してたとえばアルミニウム、金等の金属を配置
することにより、湾曲部もしくは屈曲部における
電流の集中をなくし、多結晶シリコン抵抗の耐圧
を、ICの面積を広くすることなく上げ、MOS IC
の静電破壊耐圧を向上させようとするものであ
る。
して多結晶シリコン抵抗を用いた場合、その湾曲
部もしくは屈曲部において、多結晶シリコン上に
接してたとえばアルミニウム、金等の金属を配置
することにより、湾曲部もしくは屈曲部における
電流の集中をなくし、多結晶シリコン抵抗の耐圧
を、ICの面積を広くすることなく上げ、MOS IC
の静電破壊耐圧を向上させようとするものであ
る。
本発明は、例えば絶縁ゲート型電界効果型半導
体装置（MOS IC）の入力ゲート保護回路もしく
は入力ゲート保護回路の一部として多結晶シリコ
ン抵抗を使用している構造において、その多結晶
シリコンの形状が屈曲もしくは湾曲している部分
において、多結晶シリコン上に接してアルミニウ
ム、金等の金属が配置されていることを特徴とす
る半導体装置である。
体装置（MOS IC）の入力ゲート保護回路もしく
は入力ゲート保護回路の一部として多結晶シリコ
ン抵抗を使用している構造において、その多結晶
シリコンの形状が屈曲もしくは湾曲している部分
において、多結晶シリコン上に接してアルミニウ
ム、金等の金属が配置されていることを特徴とす
る半導体装置である。
以下、本発明の実施例を第３図を用いて説明す
る。尚、第３図において第１図と同じ機能の個所
は同一の符号で示す。第３図ａは平面図であり、
第３図ｂは第３図ｂの破線Ｃにおいける断面図で
ある。これによれば、多結晶シリコン抵抗直線部
３間の多結晶シリコン屈曲部４上に接して金属１
１が配置されている。本構造の耐圧を第２図に示
した測定した結果第１図ｂに示したような直線状
の多結晶シリコン抵抗と同等の耐圧であつた。又
このような構造は、製造プロセスにおいて、金属
と多結晶シリコン抵抗との接続部２，５と同一の
工程で作成することができる為、極めて容易に実
現できる。
る。尚、第３図において第１図と同じ機能の個所
は同一の符号で示す。第３図ａは平面図であり、
第３図ｂは第３図ｂの破線Ｃにおいける断面図で
ある。これによれば、多結晶シリコン抵抗直線部
３間の多結晶シリコン屈曲部４上に接して金属１
１が配置されている。本構造の耐圧を第２図に示
した測定した結果第１図ｂに示したような直線状
の多結晶シリコン抵抗と同等の耐圧であつた。又
このような構造は、製造プロセスにおいて、金属
と多結晶シリコン抵抗との接続部２，５と同一の
工程で作成することができる為、極めて容易に実
現できる。
このように本発明によれば、湾曲部又は屈曲部
において多結晶シリコン上に接して金属を配置す
ることにより、回路のレイアウト及び製造プロセ
スを何ら変更することなく、MOS ICの静電耐圧
を向上させることが可能となる。
において多結晶シリコン上に接して金属を配置す
ることにより、回路のレイアウト及び製造プロセ
スを何ら変更することなく、MOS ICの静電耐圧
を向上させることが可能となる。
第１図ａは従来技術による湾曲又は屈曲部のあ
る多結晶シリコン抵抗を示す平面図であり、第１
図ｂは従来技術による直線状の多結晶シリコン抵
抗を示す平面図であつて、第２図は破壊耐圧測定
用の回路である。第３図ａは本発明の実施例の平
面図であり、第３図ｂは第３図ａの破線Ｃにおけ
る本発明実施例の断面図である。 尚、図において、１…ボンデイング用金属電
極、２…金属電極と多結晶シリコン抵抗との接続
部、３…多結晶シリコン抵抗直線部、４…多結晶
シリコン抵抗屈曲部、５…入力保護回路金属配線
と多結晶シリコン抵抗との接続部、６…入力保護
回路配線金属、７…直流定電圧電源、８…水銀リ
レー、９…コンデンサ（容量200pF）、１０…被
測定試料、１１…多結晶シリコン抵抗屈曲部上に
接して配置された金属、１２…基板半導体、１３
…フイールド絶縁膜、１４…集積回路素子保護用
絶縁膜カバー、１５…多結晶シリコン熱酸化膜で
ある。
る多結晶シリコン抵抗を示す平面図であり、第１
図ｂは従来技術による直線状の多結晶シリコン抵
抗を示す平面図であつて、第２図は破壊耐圧測定
用の回路である。第３図ａは本発明の実施例の平
面図であり、第３図ｂは第３図ａの破線Ｃにおけ
る本発明実施例の断面図である。 尚、図において、１…ボンデイング用金属電
極、２…金属電極と多結晶シリコン抵抗との接続
部、３…多結晶シリコン抵抗直線部、４…多結晶
シリコン抵抗屈曲部、５…入力保護回路金属配線
と多結晶シリコン抵抗との接続部、６…入力保護
回路配線金属、７…直流定電圧電源、８…水銀リ
レー、９…コンデンサ（容量200pF）、１０…被
測定試料、１１…多結晶シリコン抵抗屈曲部上に
接して配置された金属、１２…基板半導体、１３
…フイールド絶縁膜、１４…集積回路素子保護用
絶縁膜カバー、１５…多結晶シリコン熱酸化膜で
ある。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に絶縁膜を介して設けられた多
結晶シリコン抵抗を有する半導体装置において該
多結晶シリコン抵抗の屈曲もしくは湾曲している
部分上に該多結晶シリコンに接して金属が配置さ
れていることを特徴とする半導体装置。 ２ 多結晶シリコン抵抗は絶縁ゲート型電界効果
型半導体素子のゲート保護回路であることもしく
は該ゲート保護回路の一部を構成していることを
特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9953180A JPS5724563A (en) | 1980-07-21 | 1980-07-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9953180A JPS5724563A (en) | 1980-07-21 | 1980-07-21 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5724563A JPS5724563A (en) | 1982-02-09 |
| JPS626673B2 true JPS626673B2 (ja) | 1987-02-12 |
Family
ID=14249794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9953180A Granted JPS5724563A (en) | 1980-07-21 | 1980-07-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5724563A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0087155B1 (en) * | 1982-02-22 | 1991-05-29 | Kabushiki Kaisha Toshiba | Means for preventing the breakdown of an insulation layer in semiconductor devices |
| JPH0658945B2 (ja) * | 1982-12-07 | 1994-08-03 | セイコーエプソン株式会社 | 半導体装置 |
| JPS61100969A (ja) * | 1984-10-22 | 1986-05-19 | Nec Corp | 絶縁ゲ−ト保護半導体装置 |
| US4713680A (en) * | 1986-06-30 | 1987-12-15 | Motorola, Inc. | Series resistive network |
| JPH01149451A (ja) * | 1987-12-04 | 1989-06-12 | Rohm Co Ltd | Ｃｍｏｓの入力段ゲートの保護装置 |
| JPH0758736B2 (ja) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | 半導体装置 |
| JPH0758738B2 (ja) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | 半導体装置 |
| JPH0758737B2 (ja) * | 1992-03-16 | 1995-06-21 | セイコーエプソン株式会社 | 半導体装置 |
-
1980
- 1980-07-21 JP JP9953180A patent/JPS5724563A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5724563A (en) | 1982-02-09 |
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