JPS6273670A - 薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置の製造方法Info
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- JPS6273670A JPS6273670A JP60212969A JP21296985A JPS6273670A JP S6273670 A JPS6273670 A JP S6273670A JP 60212969 A JP60212969 A JP 60212969A JP 21296985 A JP21296985 A JP 21296985A JP S6273670 A JPS6273670 A JP S6273670A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン（ａ−８ｉ）等を用いた薄膜
トランジスタ（ＴＰＴ）装置の製造方法に関する。
トランジスタ（ＴＰＴ）装置の製造方法に関する。
本発明は逆スタガー構造ＴＰＴの製造方法で。
（１）透明絶縁基板上にゲート電１愼・配線の形成、（
２）ゲート絶縁膜、高抵抗半導体薄膜及び低抵抗半導体
薄膜の多１脅半導体膜の連続堆積、（３）多層半導体膜
の選択エッチ、（４）透明導電膜の堆積、（５）ゲート
電極配線金マスクにした基板裏面からの露光で透明導電
膜によるスース及びドレイン電極の形成、（６）不要部
の透明４電膜の除去、（７）露出した低抵抗半導体薄膜
の除去、から成る。チャンネル長が自己整合的にきめら
ハるので、大面積ＴＦＴ装置や短チャンネルＴＦＴに最
適である。
２）ゲート絶縁膜、高抵抗半導体薄膜及び低抵抗半導体
薄膜の多１脅半導体膜の連続堆積、（３）多層半導体膜
の選択エッチ、（４）透明導電膜の堆積、（５）ゲート
電極配線金マスクにした基板裏面からの露光で透明導電
膜によるスース及びドレイン電極の形成、（６）不要部
の透明４電膜の除去、（７）露出した低抵抗半導体薄膜
の除去、から成る。チャンネル長が自己整合的にきめら
ハるので、大面積ＴＦＴ装置や短チャンネルＴＦＴに最
適である。
ａ−８ｉ ＴＦＴは液晶表示装置等に応用されつつあ
るが、大画面化する場合に従来製造方法ではいくつかの
問題がある。第２図に沿って従来方法について説明する
。この例は％開昭６０−１８９６６に示されたＴＦＴの
断面図で、絶縁基板１上ｔこゲート電極１２全形成する
工程、ゲートＭ！３Ｒ膜１３、半導体薄膜１４を堆積し
半導体薄膜１４を所定の形に残す工程、今頃薄膜５０金
准横し半導体１Ｑ１４を被う様に選択除去する工程、透
明導電膜６を堆積して所定形状に成形すると共にチャン
ネルとなる半導体膜１４上の透明導電膜６と金属膜５０
を除去しソース電極２５、ドレイン′１！、極２６及び
透明溝１［膜６による電極配線５５．５６を形成する工
程よシ成る。工程が簡単であるがしかし、Ａ４等の大間
積装置化を行なうときには、次の様な問題がおる。（１
）ソースまたはドレイン電極２５゜２６とゲート電極１
２との平面的オーバラップ寸法Δｔ１．＾ｔ２はアライ
ナ−の層間位置合わせ精度から最少値がきまり、通常５
μｍ以上必要であるが、ＴＰＴの性能上この値は容量増
大のため大きすぎる。一方（２）、チャンネル長りもア
ライナ−の解像力できまり通常１０μｍ以上で歩留りを
考慮すれば２０μｍ程度必要で、所望のＴＦ’Ｔ特性に
は長ずざる。また、短チャンネルＴＥｌ’Ｔにこの例全
適用すれば、Δ４ 、Δｔ２の存在のため容量が大きく
高速特性に限界かりる。同様な問題は、特開昭６０−４
２８６８や６０−５０９６３にもある。
るが、大画面化する場合に従来製造方法ではいくつかの
問題がある。第２図に沿って従来方法について説明する
。この例は％開昭６０−１８９６６に示されたＴＦＴの
断面図で、絶縁基板１上ｔこゲート電極１２全形成する
工程、ゲートＭ！３Ｒ膜１３、半導体薄膜１４を堆積し
半導体薄膜１４を所定の形に残す工程、今頃薄膜５０金
准横し半導体１Ｑ１４を被う様に選択除去する工程、透
明導電膜６を堆積して所定形状に成形すると共にチャン
ネルとなる半導体膜１４上の透明導電膜６と金属膜５０
を除去しソース電極２５、ドレイン′１！、極２６及び
透明溝１［膜６による電極配線５５．５６を形成する工
程よシ成る。工程が簡単であるがしかし、Ａ４等の大間
積装置化を行なうときには、次の様な問題がおる。（１
）ソースまたはドレイン電極２５゜２６とゲート電極１
２との平面的オーバラップ寸法Δｔ１．＾ｔ２はアライ
ナ−の層間位置合わせ精度から最少値がきまり、通常５
μｍ以上必要であるが、ＴＰＴの性能上この値は容量増
大のため大きすぎる。一方（２）、チャンネル長りもア
ライナ−の解像力できまり通常１０μｍ以上で歩留りを
考慮すれば２０μｍ程度必要で、所望のＴＦ’Ｔ特性に
は長ずざる。また、短チャンネルＴＥｌ’Ｔにこの例全
適用すれば、Δ４ 、Δｔ２の存在のため容量が大きく
高速特性に限界かりる。同様な問題は、特開昭６０−４
２８６８や６０−５０９６３にもある。
本発明は上述の問題点を解決するためになされ、大面積
化ま友は短チャンネル化が各易なＴＦＴの製造方法全提
供するものである。
化ま友は短チャンネル化が各易なＴＦＴの製造方法全提
供するものである。
本発明では、ソース及びドレイン電極に透明導電膜を用
い、ゲート電極をマスクにした基板裏側からの光照射露
光によるソース及びドレイン電極の自己整合的形成全行
なう。その工程は、（１）透明絶縁基板上に不透明な第
１導電勅によるゲート電極・配線の選択１ト成、（２）
ゲート絶縁膜、高抵抗半導体薄膜が低抵抗半導体薄膜か
ら成る多層半導体膜の連続堆積、（３）多−半導体膜を
ゲート′電極上に島状に残す選択エッチ、（４）透明導
電膜の准墳、（５）ネガレジスト全塗布し前述の基板裏
面からの露光により、チャンネル上の透明導電膜の除去
、（６）不要部の透明導電膜亀膜？除去してソース及び
ドレイン電極の形成、（７）露出した低抵抗半導体Ｎ、
膜の除去、から成る。多層半導体膜の選択エッチも、ボ
ジレシスト金剛いた基板裏面からの露光でセルファライ
ン的に行なえる。
い、ゲート電極をマスクにした基板裏側からの光照射露
光によるソース及びドレイン電極の自己整合的形成全行
なう。その工程は、（１）透明絶縁基板上に不透明な第
１導電勅によるゲート電極・配線の選択１ト成、（２）
ゲート絶縁膜、高抵抗半導体薄膜が低抵抗半導体薄膜か
ら成る多層半導体膜の連続堆積、（３）多−半導体膜を
ゲート′電極上に島状に残す選択エッチ、（４）透明導
電膜の准墳、（５）ネガレジスト全塗布し前述の基板裏
面からの露光により、チャンネル上の透明導電膜の除去
、（６）不要部の透明導電膜亀膜？除去してソース及び
ドレイン電極の形成、（７）露出した低抵抗半導体Ｎ、
膜の除去、から成る。多層半導体膜の選択エッチも、ボ
ジレシスト金剛いた基板裏面からの露光でセルファライ
ン的に行なえる。
本発明はソース及びドレイン電極の形成に、ゲート電極
全マスクとした基板裏面霧光を利用しているので、アラ
イナ−の層間位置合わせ精度及び等偉力の影＃を受けな
い。その他の工程では、上２アライナ−の性能制限はほ
とんど受けないので、大面積基板化や短チャンネル化が
容易となる。また、上記裏面露光は、多層半導体膜の厚
み全充分薄くし、ソース及びドレイン電極に透明導電膜
を用いることによって可能となるものである。
全マスクとした基板裏面霧光を利用しているので、アラ
イナ−の層間位置合わせ精度及び等偉力の影＃を受けな
い。その他の工程では、上２アライナ−の性能制限はほ
とんど受けないので、大面積基板化や短チャンネル化が
容易となる。また、上記裏面露光は、多層半導体膜の厚
み全充分薄くし、ソース及びドレイン電極に透明導電膜
を用いることによって可能となるものである。
（ａ） 実施例Ｉ Ｔｌｌ’Ｔ製造工程断面図（第
１図）第１図は本発明によるＴＰＴの製造工程に沿った
断面図を示す。第１図（ａ）は、透明な絶縁基板１上に
不透明な第１導電膜２によってケート′［電極・配線１
２全形成し念状態ケ示す。基板１は、ガラス、石英等が
用いられ、箸１導［膜２には主に金属膜でＣｒ、ＭＯ，
Ｗ、Ｔａ、Ｎｉ、Ａｔ等が使用され、例えばＣｒ膜の場
合０．１〜（１２μｍ４である。
１図）第１図は本発明によるＴＰＴの製造工程に沿った
断面図を示す。第１図（ａ）は、透明な絶縁基板１上に
不透明な第１導電膜２によってケート′［電極・配線１
２全形成し念状態ケ示す。基板１は、ガラス、石英等が
用いられ、箸１導［膜２には主に金属膜でＣｒ、ＭＯ，
Ｗ、Ｔａ、Ｎｉ、Ａｔ等が使用され、例えばＣｒ膜の場
合０．１〜（１２μｍ４である。
第１図（ｂ） ｈ、ゲート絶縁ｆｉｔ３、高抵抗ａ−８
土膜５、ｎａ−８ｉ膜５を連続的に堆積した状態を示す
。これらの喚はプラズマｃＶＤ、元ＣＶＤ等で堆積でき
、ゲート絶縁膜１５には８１０Ｘや５ｉＮＸ膜が用いら
れる。高抵抗ａ−８ｉ膜４及びｎａ−８ｉ膜５の厚みは
、紫外光が充分透過する様それぞれ５００Ａ以下、３０
ＯＡ以下が通常選ばれる。
土膜５、ｎａ−８ｉ膜５を連続的に堆積した状態を示す
。これらの喚はプラズマｃＶＤ、元ＣＶＤ等で堆積でき
、ゲート絶縁膜１５には８１０Ｘや５ｉＮＸ膜が用いら
れる。高抵抗ａ−８ｉ膜４及びｎａ−８ｉ膜５の厚みは
、紫外光が充分透過する様それぞれ５００Ａ以下、３０
ＯＡ以下が通常選ばれる。
第１図（ｃ）は、高抵抗ａ−８ｉ膜４、ｎａ−８ｉ膜５
から成る２層半導体＠１０のＴＦＴ部分を島状に選択エ
ッチした断面でめる。２層半導体膜１０の幅はゲート電
極１２の幅以上が望ましいが、２〜６μｍ程度の狭さま
では許容できる３ １１図（ｄ）は、透明導電膜６を堆積後ネガレジスト８
を迦布し、基板裏面より光を照射してゲート［ｉ１２’
ｉ−マスクにレジスト８をバターニングし、しかる後透
明導電膜６を選択エッチし友状態でおる。透明導電膜６
には工ＴＯや５ｎ０２等のスパンター膜や蒸着膜、（ｊ
ＶＤ膜が用いられる。基板１の裏面からの光照射は、表
面側からの適正照射時間の数１００〜数１０００倍が必
要である。この礪光量に応じて、ゲート電極１２とソー
ス及びドレイン電極１５．１６のオルバー２フプ寸法が
きめられ、例えば０５〜３μｍ程度になる。
から成る２層半導体＠１０のＴＦＴ部分を島状に選択エ
ッチした断面でめる。２層半導体膜１０の幅はゲート電
極１２の幅以上が望ましいが、２〜６μｍ程度の狭さま
では許容できる３ １１図（ｄ）は、透明導電膜６を堆積後ネガレジスト８
を迦布し、基板裏面より光を照射してゲート［ｉ１２’
ｉ−マスクにレジスト８をバターニングし、しかる後透
明導電膜６を選択エッチし友状態でおる。透明導電膜６
には工ＴＯや５ｎ０２等のスパンター膜や蒸着膜、（ｊ
ＶＤ膜が用いられる。基板１の裏面からの光照射は、表
面側からの適正照射時間の数１００〜数１０００倍が必
要である。この礪光量に応じて、ゲート電極１２とソー
ス及びドレイン電極１５．１６のオルバー２フプ寸法が
きめられ、例えば０５〜３μｍ程度になる。
第１図（ｅ）では、レジスト８を除去後、不要部の透明
２４電膜を選択エッチし、さらに露出し７ｔｎ“ａ−８
ｉ膜５を除去して、チャンネル領域１４となる高抵抗ａ
−８ｉ膜４の両端に接し互いに分離されたｎａ−８ｉ膜
５によるソース領域１５とドレイン領域１６、及び透明
導電膜６によるソース電極２５とドレイン電極２６ｉ形
成した状態を示す。
２４電膜を選択エッチし、さらに露出し７ｔｎ“ａ−８
ｉ膜５を除去して、チャンネル領域１４となる高抵抗ａ
−８ｉ膜４の両端に接し互いに分離されたｎａ−８ｉ膜
５によるソース領域１５とドレイン領域１６、及び透明
導電膜６によるソース電極２５とドレイン電極２６ｉ形
成した状態を示す。
ｎａ−８ｉ膜５の除去には、ａｔ系のガス全円いたプラ
ズマエッチ、反応性イオンエッチ、光エッチが高抵抗ａ
−８ｉ膜４との選択性の上で望ましい。
ズマエッチ、反応性イオンエッチ、光エッチが高抵抗ａ
−８ｉ膜４との選択性の上で望ましい。
ゲート電極配疎に上のコンタクト開孔は、この後または
第１図（ｃ）の後に必要に応じ形成できる。
第１図（ｃ）の後に必要に応じ形成できる。
（ｂ） 実施例Ｚ 単位画素の製造（第３図及び第４
図）本発明を液晶表示装置用ＴＰＴ基板に適用した例を
単位画素につき第５図及び第４図で説明する。第３図は
マスクの構成例の平面図全示し、図中Ａはゲート電極配
線、Ｂはドレイン電極及び画素電極金倉むソース’！極
、Ｃはドレイン′屯摘記。
図）本発明を液晶表示装置用ＴＰＴ基板に適用した例を
単位画素につき第５図及び第４図で説明する。第３図は
マスクの構成例の平面図全示し、図中Ａはゲート電極配
線、Ｂはドレイン電極及び画素電極金倉むソース’！極
、Ｃはドレイン′屯摘記。
線のための補助マスクである。以下の製造工程は第４図
によって説明する。第４図は第５図のａ−ａ′に沿った
断面を示して訃り、第４図（ｅ）は、基板１上に第１導
電膜２を堆積し、マスクＡを用いゲート電極配線１２を
形成し、ゲート絶縁膜１３、高抵抗ａ−８ｉ＠４、ｎａ
−８ｉ膜５を堆積した後、ポジレジスト１８を塗布し裏
面露光によってパターニングした状態である。ポジレジ
スト１８はマスクＡとほぼ同一形状に残でれる。この後
、２層半導体膜１０ｆ、選択エンチし、絶Ｒ膜７を堆積
し、再び裏面露光でネガレジスト２８をバターニングし
た状態が第４図（ｂ）である。絶縁膜７にはｓｉ□ｘ等
が堆積さｎ、ゲート絶縁膜１５の補強に用いられる。第
４図Ｃは、絶縁膜７に２＃半導体膜１０上に開孔を設け
た後、透明４電膜６全堆積し再度の裏面露光でネガレジ
スト８全バターニングした状態である。この場合の裏面
露光は、絶縁膜７の開孔端よシ内側にレジストバターニ
ングで真る様過度の露光を行なう。捷た、裏面露光によ
ってゲート電極配線１２（２９半導体膜１０）上のレジ
ストは感光されないので、将来のゲート電事配線１２と
ドレイン電極配線２６との交差部分をマスクＣを用いて
表面側から露光する。マスクＣは。
によって説明する。第４図は第５図のａ−ａ′に沿った
断面を示して訃り、第４図（ｅ）は、基板１上に第１導
電膜２を堆積し、マスクＡを用いゲート電極配線１２を
形成し、ゲート絶縁膜１３、高抵抗ａ−８ｉ＠４、ｎａ
−８ｉ膜５を堆積した後、ポジレジスト１８を塗布し裏
面露光によってパターニングした状態である。ポジレジ
スト１８はマスクＡとほぼ同一形状に残でれる。この後
、２層半導体膜１０ｆ、選択エンチし、絶Ｒ膜７を堆積
し、再び裏面露光でネガレジスト２８をバターニングし
た状態が第４図（ｂ）である。絶縁膜７にはｓｉ□ｘ等
が堆積さｎ、ゲート絶縁膜１５の補強に用いられる。第
４図Ｃは、絶縁膜７に２＃半導体膜１０上に開孔を設け
た後、透明４電膜６全堆積し再度の裏面露光でネガレジ
スト８全バターニングした状態である。この場合の裏面
露光は、絶縁膜７の開孔端よシ内側にレジストバターニ
ングで真る様過度の露光を行なう。捷た、裏面露光によ
ってゲート電極配線１２（２９半導体膜１０）上のレジ
ストは感光されないので、将来のゲート電事配線１２と
ドレイン電極配線２６との交差部分をマスクＣを用いて
表面側から露光する。マスクＣは。
この様にゲート電極配線１２と透明導電膜６を重畳させ
る部分例えば容量の形成にも利用できる。
る部分例えば容量の形成にも利用できる。
第４図（ｄ、）は、透明導電膜を第４図（ｃ）の状態で
選択エッチ後、再び透明溝ｍ膜の不要部分全マスクＢを
用いて選択エッチし、さらにレジストを除去後露出した
ｎａ−８ｉ膜５ｆ：透明導’０ＩＪ６’８：：マスクに
選択エッチして完成した断面でるる。これによって、分
離されたソース及びドレイン領域（ｎ＋ａ−８１膜）１
５．１６とソース及びドレイン電極（透明導電膜）２５
．２６が形成される。マスクＢ［、チャンネル領域１４
上をマスクするので、第２図の従来例の如き層間位置合
わせ精度は荒くても良い。
選択エッチ後、再び透明溝ｍ膜の不要部分全マスクＢを
用いて選択エッチし、さらにレジストを除去後露出した
ｎａ−８ｉ膜５ｆ：透明導’０ＩＪ６’８：：マスクに
選択エッチして完成した断面でるる。これによって、分
離されたソース及びドレイン領域（ｎ＋ａ−８１膜）１
５．１６とソース及びドレイン電極（透明導電膜）２５
．２６が形成される。マスクＢ［、チャンネル領域１４
上をマスクするので、第２図の従来例の如き層間位置合
わせ精度は荒くても良い。
また、ＴＰＴ部以外のゲート電極配線１２上には高抵抗
ａｓｉ暎４が残るが、距離が充分長いので〒ＦＴ同志の
クロストークは−ｉ￥ｉ視できる。この部分に絶縁１ｆ
Ｑ ７とｎａ−８ｉ膜５が端部でオーバーランプしてい
る場合は、透明導電膜６をマスクに絶ＩＲＰＡ７′ｆ：
部分的に除去した後ｎａ−８ｉ膜５を除去すればよい。
ａｓｉ暎４が残るが、距離が充分長いので〒ＦＴ同志の
クロストークは−ｉ￥ｉ視できる。この部分に絶縁１ｆ
Ｑ ７とｎａ−８ｉ膜５が端部でオーバーランプしてい
る場合は、透明導電膜６をマスクに絶ＩＲＰＡ７′ｆ：
部分的に除去した後ｎａ−８ｉ膜５を除去すればよい。
第４図（ｂ）の絶縁膜７の選択エッチをオーバーエッチ
すれば、第４図（ｃ）のＳ面露光は必ずしもオーバー露
光の必要はない。
すれば、第４図（ｃ）のＳ面露光は必ずしもオーバー露
光の必要はない。
本例では、ゲート１ｉ１．’ｍ配線１２の外部取り出し
部は図示していないが、ゲート絶Ｒ喚１３、高抵抗ａ−
８ｉ情４、ｎａ−８ｉ膜５の堆積時に外部取り出し部に
堆積さハない様にマスクすることでマスク工程の追加な
しで容易に形成できる。また、補助マスクであるマスク
Ｃも、ゲート電極配線１２のドレイ／電極２６との交差
部分を細くすること及び裏面オーバー露光によって不要
にできる。さらに％２２層半導膜１０全島状領域とする
前にｎａ−８１膜５上に付加透明４賎膜を堆積し、付加
透明導電膜と２層半導体膜を島状領域にして、ソース・
ドレイン電極２５．２６の補強することも可能である。
部は図示していないが、ゲート絶Ｒ喚１３、高抵抗ａ−
８ｉ情４、ｎａ−８ｉ膜５の堆積時に外部取り出し部に
堆積さハない様にマスクすることでマスク工程の追加な
しで容易に形成できる。また、補助マスクであるマスク
Ｃも、ゲート電極配線１２のドレイ／電極２６との交差
部分を細くすること及び裏面オーバー露光によって不要
にできる。さらに％２２層半導膜１０全島状領域とする
前にｎａ−８１膜５上に付加透明４賎膜を堆積し、付加
透明導電膜と２層半導体膜を島状領域にして、ソース・
ドレイン電極２５．２６の補強することも可能である。
以上の様に本発明によｉば、マスク枚数６〜４枚の簡単
な工程で大面積のＴｌ’Ｔ装置または短チャンネルＴＵ
Ｔ装置が製造可能でおる。
な工程で大面積のＴｌ’Ｔ装置または短チャンネルＴＵ
Ｔ装置が製造可能でおる。
主に半導体薄膜にａ−８ｉ膜を用いる例を述べてきたが
、多結晶シリコン膜にも同様に適用できるし、他の半導
体薄膜にも同様である。また、ｎチー’ｒ−／ネルＴＦ
Ｔに限らずｐチャンネルＴＰＴにも適用される。
、多結晶シリコン膜にも同様に適用できるし、他の半導
体薄膜にも同様である。また、ｎチー’ｒ−／ネルＴＦ
Ｔに限らずｐチャンネルＴＰＴにも適用される。
第１図（ｅ）〜（ｅ）は本発明によるＴＦＴの製造工程
に沿った断面図、＊２図は従来の製造方法によるＴＰＰ
Ｔ断面図、第３図ならびに第４図（ａ）〜（ｄ）は本発
明の他の実施例の図でめり、第３図は平面マスク図、第
４図（ａ）〜（ｄ）は第３図中ａ −ａ’線に沿った工
程順断面図である。 １・・・・・・基 板 ２・・・・・・第１導
電膜￥ＩＬ膜４・・・・・・高抵抗半導体薄膜５・・・
・・・低抵抗半導体重６・・・・・・透明導電膜
膜７・・・・・・絶縁膜 ８．１８．２
８・・・・・・レジス１０・・・・・・２＃半導体膜
ト１２・・・・・・ゲート′電極配線１
３・・・・・・ゲート絶縁膜１４・・・・・・チャンネ
ル領域１５・・・・・・ソース領域１６・・・・・・ド
レイン領域 ２５・・・・・・ソース奄極２６・・・・
・・ドレイ／電極 以 上 本発明（二よるＴＦＴの粗造工程横断面図に来のＴＰＴ
断面凹 第２図
に沿った断面図、＊２図は従来の製造方法によるＴＰＰ
Ｔ断面図、第３図ならびに第４図（ａ）〜（ｄ）は本発
明の他の実施例の図でめり、第３図は平面マスク図、第
４図（ａ）〜（ｄ）は第３図中ａ −ａ’線に沿った工
程順断面図である。 １・・・・・・基 板 ２・・・・・・第１導
電膜￥ＩＬ膜４・・・・・・高抵抗半導体薄膜５・・・
・・・低抵抗半導体重６・・・・・・透明導電膜
膜７・・・・・・絶縁膜 ８．１８．２
８・・・・・・レジス１０・・・・・・２＃半導体膜
ト１２・・・・・・ゲート′電極配線１
３・・・・・・ゲート絶縁膜１４・・・・・・チャンネ
ル領域１５・・・・・・ソース領域１６・・・・・・ド
レイン領域 ２５・・・・・・ソース奄極２６・・・・
・・ドレイ／電極 以 上 本発明（二よるＴＦＴの粗造工程横断面図に来のＴＰＴ
断面凹 第２図
Claims (4)
- （１）（ａ）透明絶縁基板上に不透明な第１導電膜より
成るゲート電極及び配線を選択的に形成する第１工程。 （ｂ）ゲート絶縁膜、高抵抗半導体薄膜及び低抵抗半導
体薄膜から少なくとも成る多層半導体膜を順次連続的に
堆積する第２工程。 （ｃ）前記ゲート電極上の前記多層半導体膜を島状領域
として形成するべく選択エッチする第３工程。 （ｄ）透明導電膜を堆積する第４工程。 （ｅ）ネガレジストを塗布後、前記基板裏面からの光照
射及びオーバー露光により、ゲート電極及び配線上以外
にレジストを選択的に残し、該レジストをマスクに前記
多層半導体膜表面の一部に接する透明導電膜を選択形成
する第５工程。 （ｆ）さらに不要部の透明導電膜を選択エッチして少な
く共ソース及びドレイン電極を形成する第６工程。 （ｇ）第６工程により露出した低抵抗半導体薄膜を選択
エッチし、ソース及びドレイン電極及び高抵抗半導体薄
膜に接する低抵抗半導体から成るソース及びドレイン領
域を形成する第７工程。 より少なく共成る薄膜トランジスタ装置の製造方法。 - （２）前記第５工程において、前記基板裏面からの光照
射及び露光後、さらに基板表面側よりマスクを介して露
光し、前記選択エッチ後ゲート電極及び配線上で前記多
層半導体膜上の一部を横断する透明導電膜も設ける工程
を含める特許請求の範囲第１項記載の薄膜トランジスタ
装置の製造方法。 - （３）前記第３工程が、多層半導体膜上にポジレジスト
を塗布し、前記基板裏面からの光照射及び露光によつて
ゲート電極及び配線上にほぼ同一形状のレジストを残し
、該レジストをマスクに前記島状領域を形成することを
特徴とする特許請求の範囲第１項または第２項記載の薄
膜トランジスタ装置の製造方法。 - （４）前記第３工程の後、絶縁膜を堆積する工程、ネガ
レジストを塗布し基板裏面からの光照射、露光を利用し
て前記島状領域上の前記絶縁膜を除去する工程を行ない
、前記第４工程を行なうことを特徴とする特許請求の範
囲第３項記載の薄膜トランジスタ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212969A JP2913300B2 (ja) | 1985-09-26 | 1985-09-26 | 薄膜トランジスタ装置の製造方法 |
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|---|---|---|---|---|
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-
1985
- 1985-09-26 JP JP60212969A patent/JP2913300B2/ja not_active Expired - Lifetime
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| WO2024229870A1 (zh) * | 2023-05-11 | 2024-11-14 | 昆山龙腾光电股份有限公司 | 阵列基板的制作方法及阵列基板 |
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| JP2913300B2 (ja) | 1999-06-28 |
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