JPS6279637A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPS6279637A
JPS6279637A JP60220657A JP22065785A JPS6279637A JP S6279637 A JPS6279637 A JP S6279637A JP 60220657 A JP60220657 A JP 60220657A JP 22065785 A JP22065785 A JP 22065785A JP S6279637 A JPS6279637 A JP S6279637A
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JP
Japan
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silicon chip
die pad
grooves
integrated circuit
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60220657A
Other languages
English (en)
Inventor
Kazutoshi Miyamoto
和俊 宮本
Masashi Shimoda
下田　正志
Hiroaki Imamasa
今政　宏彰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP60220657A priority Critical patent/JPS6279637A/ja
Publication of JPS6279637A publication Critical patent/JPS6279637A/ja
Pending legal-status Critical Current

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    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置のシリコンチップを取
り付ける台（以下、ダイパッドと称する）の構造に関す
るものである。
〔従来の技術〕
従来、この種の半導体集積回路装置として第４図および
第５図に示すものがあった。第４図は、プラスチックモ
ールドパッケージした半導体集積回路装置の斜視図であ
り、第５図は、第４図のプラスチックモールドの一部を
取り除いて内部の構造がわかるようにした部分破砕斜視
図である。図において、ｆｉｌは半立体集積回路装置、
（２）はシリコンチップ（５）をカバーするためのプラ
スチックモールド、（３）はシリコンチップ（５）と外
部とを電気的に結ぶためのリード、（４）はシリコンチ
ップ（５）を取り付けるダイパッド、（５）はシリコン
チップ、（６）は接着材である。
次に作用について説明する。シリコンチップ（５）をダ
イパッド（４）に取り付けるには、適切な雰囲気中（温
度など）で接着材（６）（例えば、ハンダ）を用いて両
者を接着固定する。ダイパッド（４）にシリコンチップ
（５）を接着したときの上面図を第６図に示す。従来の
半導体集積回路装置のダイパッド（４）の表面は、加工
上の困難さおよびコストアップの関係から平坦面になっ
ている。
〔発明が解決しようとする問題点〕
従来の半導体集積回路装置におけるダイパッドは以上の
ように構成されているので、シリコンチップ（５）の裏
面に接着材（６）を均一に広げるためには、シリコンチ
ップ（５）とダイパッド（４）とを十分に摺り合わせて
接着材（６）を広げてやる必要がある。シリコンチップ
（５）の大きさが比較的小さな場合であれば、摺り合わ
せるだけで接着材（６）は十分均一に広がるが、シリコ
ンチップ（５）が大きくなるにつれて接着材（６）の表
面張力のために均一に広げることが困難になる。第７図
はその一例であるが、接着材（６）は十分に広がらず、
シリコンチップ（５）の裏面に付着しているのは図中の
斜線部分にしかすぎない。
また、シリコンチップ（５）を強く摺り合わせた場合に
は、接着材（６）の中に気泡（６′）が発生したりする
。このような十分な接着が行われない状態では、半導体
集積回路袋での信頼性が低下するという問題点があった
。
この発明は上記のような問題点を除去するためになされ
たもので、ダイパッドのシリコンチップ。
との接着部分に溝部を設けることにより、接着材が均一
に広がるようにした半導体集積回路装置を得ることを目
的とする。
〔問題点を解決するための手段〕
この発明に係る半４体集積回路装置は、シリコンチップ
を接着するダイパッドにシリコンチップの外周縁外に一
部が達する。・１４部を設けたものである。
〔作用］ この発明における溝部は、シリコンチップの裏面に接着
材が均一に広がるようにする。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図において、（４）はダイパッド、（５）はシリコンチ
ップ、（７）はダイパッド（４）のシリコンチップ（５
）を取り付ける側の表面にＸ字状に穿設された溝である
。この溝（７）は、その突端部がシリコンチップ（５）
の外周縁外に達する大きさに形成されている。
次に作用について説明する。本実施例の半導体集積回路
装置では、シリコンチップ（５）の取付は方法は第４図
ないし第７図に示した従来の半導体集積回路装置におけ
る場合と同しであっても、ダイパッド（４）の表面に設
けた溝（７）があるために、接着材（６）は第２図に示
すように（ｊｉ　＋７１に沿ってシリコンチップ（５）
の外周部分にまで広がって行き、接着材（６）はシリコ
ンチップ（５）の裏面に均一に付着する。
さらに、シリコンチップ（５）をダイパッド（４）に摺
り合わせるときに発生する接着材（６）中の泡もダイパ
ッド（４）の溝（７）に沿って逃げて行くためにさらに
均一な接着ができる。
また、溝（７）を設けることにより、接着材（６）の表
面張力を緩和することができるので、シリコンチップ（
５）が動きやすくなり、十分に摺り合わせることができ
るため、より一層均−に接着材（６）が広がることにな
る。
したがって、シリコンチップ（５）が大型化した場合で
も、十分な信頼性が確保できるようになる。
なお、上記実施例ではダイパッド（４）に溝（７）を設
けた場合について説明したが、第３図に示すように溝（
７）の代わりに溝孔（８）を設けても同様の効果が得ら
れる。
また、上記実施例では、溝（７）の形をＸ字状にしたが
、この形状はどのようなものでもよく、シリコンチップ
（５）の下に？ａ　（７）を設けること自体によって効
果があるものである。ただし、溝（７）の一部は必ずシ
リコンチップ（５）より外側になければならない。
〔発明の効果〕
以上のように、この発明によれば半導体集積回路装置の
ダイパッドに溝部を設けるように構成したので、シリコ
ンチップの裏面に接着材が均一に広がるようになり、信
鎖度の高い半導体集積回路装置が得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す平面図、第２図は第
１図のｕ−ｕ線に沿う断面図、第３図はこの発明の他の
実施例を示す断面図、第４図はプラスチ、クモールドパ
ノケージした半導体集積回路装置の斜視図、第５図は第
４図に示した半導体集積回路装置の一部破砕斜視図、第
６図は従来の半導体集積回路装置におけるシリコンチッ
プとダイパッドとの接着状態を示す平面図、第７図は従
来の半導体集積回路装置における接着材の広がりの様子
を示す図である。 ＋１１は半導体集積回路装置、（２）はプラスチックモ
ールド、（３）はリード、（４）はダイパッド（台）　
、（５１はノ′ノコンチノプ、１６）は接着材、（７）
は溝（溝部）、（８）は溝孔（，１↓部）。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. シリコンチップを接着材によって台に接着した半導体集
    積回路装置において、上記台に上記シリコンチップの外
    周縁外に一部が達する溝部を設けたことを特徴とする半
    導体集積回路装置。
JP60220657A 1985-10-03 1985-10-03 半導体集積回路装置 Pending JPS6279637A (ja)

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JP60220657A JPS6279637A (ja) 1985-10-03 1985-10-03 半導体集積回路装置

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JP60220657A JPS6279637A (ja) 1985-10-03 1985-10-03 半導体集積回路装置

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JPS6279637A true JPS6279637A (ja) 1987-04-13

Family

ID=16754403

Family Applications (1)

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JP60220657A Pending JPS6279637A (ja) 1985-10-03 1985-10-03 半導体集積回路装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5683944A (en) * 1995-09-01 1997-11-04 Motorola, Inc. Method of fabricating a thermally enhanced lead frame
JP2016167480A (ja) * 2015-03-09 2016-09-15 三菱電機株式会社 電力用半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5460562A (en) * 1977-10-21 1979-05-16 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS5832642B2 (ja) * 1978-04-08 1983-07-14 株式会社小坂研究所 部分円形状寸法測定器

Patent Citations (2)

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