JPH0445573A - マスタスライス型半導体集積回路装置 - Google Patents
マスタスライス型半導体集積回路装置Info
- Publication number
- JPH0445573A JPH0445573A JP2154362A JP15436290A JPH0445573A JP H0445573 A JPH0445573 A JP H0445573A JP 2154362 A JP2154362 A JP 2154362A JP 15436290 A JP15436290 A JP 15436290A JP H0445573 A JPH0445573 A JP H0445573A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input terminal
- potential
- pch
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マスタスライス型集積回路に係わり、プルア
ップ抵抗用トランジスタの構成に関するものである。
ップ抵抗用トランジスタの構成に関するものである。
（従来の技術）
配線工程のみの変更により専用論理回路を実現するマス
タスライス型ゲートアレイに於いて、実現した専用論理
回路がｖｓ５の電位を基準にして動作する回路の場合、
該回路への入力電位が固定しない入力端子に於いて該回
路の動作に関係しない固定入力電圧を入力するため入力
端子にチップ外部に存在する抵抗またはチップ内部に存
在する固定の抵抗または固定のトランジスタを１個のみ
使用して電気的にｖｄｄの電位を供給する方法が存在す
る。
タスライス型ゲートアレイに於いて、実現した専用論理
回路がｖｓ５の電位を基準にして動作する回路の場合、
該回路への入力電位が固定しない入力端子に於いて該回
路の動作に関係しない固定入力電圧を入力するため入力
端子にチップ外部に存在する抵抗またはチップ内部に存
在する固定の抵抗または固定のトランジスタを１個のみ
使用して電気的にｖｄｄの電位を供給する方法が存在す
る。
（発明が解決しようとする課Ｍ）
しかし、従来の技術に於ける方法でチップ外部の抵抗を
前記入力端子に電気的に接続する場合チップ周辺の配線
が複雑になりチップを含めた実装、効率が低下する。ま
た、チップ内部に存在する抵抗及びトランジスタを１個
のみ使用して前記入力端子に電気的に接続する場合前記
入力端子に接続する抵抗またはトランジスタの有する抵
抗値をマスタスライス型ゲートアレイで専用論理回路を
実現する場合の配線工程のみで変更することは困難であ
るという問題点を有する。
前記入力端子に電気的に接続する場合チップ周辺の配線
が複雑になりチップを含めた実装、効率が低下する。ま
た、チップ内部に存在する抵抗及びトランジスタを１個
のみ使用して前記入力端子に電気的に接続する場合前記
入力端子に接続する抵抗またはトランジスタの有する抵
抗値をマスタスライス型ゲートアレイで専用論理回路を
実現する場合の配線工程のみで変更することは困難であ
るという問題点を有する。
そこで本発明はこのような問題点を解決するもので、其
の目的とするところは、マスタスライス型ゲートアレイ
で専用論理回路を実現する場合の配線工程のみで抵抗値
を変更することができるトランジスタ構成を提供するこ
とが目的である。
の目的とするところは、マスタスライス型ゲートアレイ
で専用論理回路を実現する場合の配線工程のみで抵抗値
を変更することができるトランジスタ構成を提供するこ
とが目的である。
（課題を解決するための手段）
本発明のマスタスライス型半導体集積回路装置は、
ａ）論理を構成する基本セル及び入出力論理を構成する
基本セルが規則的に配置されるマスタスライス方式のゲ
ートアレイに於ける前記入出力論理を構成する基本セル
内に、 ｂ）チップ外部からの信号が入力される入力端子とゲー
ト電極が金属配線により電気的に接続するＰｃｈ ｌ−
ランジスタ及びＮｃｈ トランジスタと、 Ｃ）電気的に分離されたソース拡散領域及び電気的に分
離されたドレイン拡散領域を有しゲート電極がｖｓｓの
電位に固定されたＰｃｈトランジスタを複数個有し、 ｄ）前記Ｐｃｈ トランジスタのチャネル方向が前記入
力端子と前記ゲート電極を電気的に接続する前記金属配
線の方向と平行な配置関係にあり、 ｅ）ゲート電極をｖｓｓに固定された複数個の前記Ｐｃ
ｈ トランジスタのうち１個以上−の前記Ｐｃｈ トラ
ンジスタのソース領域をｖｄｄの電位に固定し、１個以
上のＰｃｈトランジスタのドレイン領域と前記入力端子
を電気的に接続することを特徴とする。
基本セルが規則的に配置されるマスタスライス方式のゲ
ートアレイに於ける前記入出力論理を構成する基本セル
内に、 ｂ）チップ外部からの信号が入力される入力端子とゲー
ト電極が金属配線により電気的に接続するＰｃｈ ｌ−
ランジスタ及びＮｃｈ トランジスタと、 Ｃ）電気的に分離されたソース拡散領域及び電気的に分
離されたドレイン拡散領域を有しゲート電極がｖｓｓの
電位に固定されたＰｃｈトランジスタを複数個有し、 ｄ）前記Ｐｃｈ トランジスタのチャネル方向が前記入
力端子と前記ゲート電極を電気的に接続する前記金属配
線の方向と平行な配置関係にあり、 ｅ）ゲート電極をｖｓｓに固定された複数個の前記Ｐｃ
ｈ トランジスタのうち１個以上−の前記Ｐｃｈ トラ
ンジスタのソース領域をｖｄｄの電位に固定し、１個以
上のＰｃｈトランジスタのドレイン領域と前記入力端子
を電気的に接続することを特徴とする。
（実施例）
第１図に従来の構造によるプルアップ用トランジスタと
入力端子及び該入力端子と電気的に接続するトランジス
タの論理回路図を示す。チップ外部から入力される信号
は前記入力端子１０４がらＰｃｈ）ランジスタ１０２の
ゲート電極及びＮＣｈトランジスタ１０３のゲートｔｉ
へ入力さｂ ｖｄｄに固定、ゲート電極を電位ｖｓｓに固定された状
態に於いてドレイン拡散領域を入力端子に電気的に接続
される。従って、プルアップ用トランジスタの抵抗値は
一定である。
入力端子及び該入力端子と電気的に接続するトランジス
タの論理回路図を示す。チップ外部から入力される信号
は前記入力端子１０４がらＰｃｈ）ランジスタ１０２の
ゲート電極及びＮＣｈトランジスタ１０３のゲートｔｉ
へ入力さｂ ｖｄｄに固定、ゲート電極を電位ｖｓｓに固定された状
態に於いてドレイン拡散領域を入力端子に電気的に接続
される。従って、プルアップ用トランジスタの抵抗値は
一定である。
第２図に本発明のプルアップ用トランジスタの論理回路
図を示し、第３図に本発明のプル７ツグ用トランジスタ
の配置図を示す、第２図の２０１は２０２．２０４．２
０５の複数個のプルアップ用トランジスタ全体を示す＊
Ｐ ｃ ｈ ）ランジスタ２０２の電位ｖｄｄは第
３図のと７３０８と金属配線３０９により拡散領域３０
７のソース領域に接続されるｖｄｄ、２０７は第３図中
の拡散領域３０７のドレイン領域に相当する。各ぐ第２
図に於ける２０３．２０６．２０８．２０９の端子は第
３図の拡散領域３０６．３０５のソース領域またはドレ
イン領域に相当する。また、第３図に於いてゲート電極
３０２．３０３．３０４はｖｓｓの電位を供給されてい
る０本発明では前記入力端子と前記Ｐｃｈ トランジス
タのゲート電極及び前記Ｎｃｈトランジスタのゲート電
極の接続用金属配線３０１（以下、入力金属配線層）に
対して前記Ｐｃｈ トランジスタの拡散領域３０５．３
０６．３０７はチャネル方向が平行となる方向に配置さ
れる。また、第３図では前記拡散領域３０７のソース領
域をｖｄｄの電位に固定する例である。
図を示し、第３図に本発明のプル７ツグ用トランジスタ
の配置図を示す、第２図の２０１は２０２．２０４．２
０５の複数個のプルアップ用トランジスタ全体を示す＊
Ｐ ｃ ｈ ）ランジスタ２０２の電位ｖｄｄは第
３図のと７３０８と金属配線３０９により拡散領域３０
７のソース領域に接続されるｖｄｄ、２０７は第３図中
の拡散領域３０７のドレイン領域に相当する。各ぐ第２
図に於ける２０３．２０６．２０８．２０９の端子は第
３図の拡散領域３０６．３０５のソース領域またはドレ
イン領域に相当する。また、第３図に於いてゲート電極
３０２．３０３．３０４はｖｓｓの電位を供給されてい
る０本発明では前記入力端子と前記Ｐｃｈ トランジス
タのゲート電極及び前記Ｎｃｈトランジスタのゲート電
極の接続用金属配線３０１（以下、入力金属配線層）に
対して前記Ｐｃｈ トランジスタの拡散領域３０５．３
０６．３０７はチャネル方向が平行となる方向に配置さ
れる。また、第３図では前記拡散領域３０７のソース領
域をｖｄｄの電位に固定する例である。
第４図に本発明による２個のＰｃｈ トランジスタの直
列接続のレイアウト例、また第５図に本発明による２個
のＰｃｈ トランジスタの並列接続のレイアウト例を示
す。第４図に於いてゲート電極４０２．４０３及び拡散
領域４０４．４０５から構成される２個の前記Ｐｃｈ
トランジスタは該チャネル方向が前記入力金属配＄４０
１に対して平行に配置される。また４０６は金属配線、
４０７はとアを示し、第５図中の５０１，５０２１．９
゜５０７は第４図の４０１．４０２２．、．４０７に相
当する。第４図に於いて２個のＰｃｈ トランジスタは
とア、金属配線から構成される４０９のパターンにより
拡散領＃５４０５のドレイン領域と拡散領域４０４のソ
ース領域が接続されビア、金属配線から構成される４０
８のパターンにより拡散領域４０４のドレイン領域は前
記入力金属配線４０１に接続される。Ｐｃｈトランジス
タは抵抗を有する素子であるため直列接続によりｖｄｄ
の電位を有する拡散領域と前配入力金属配１Ｉ４０１の
抵抗値は該Ｐｃｈ トランジスタの有する抵抗値の２倍
になる。第５図に於いては２個のＰｃｈ トランジスタ
はとア、及び金属配線から構成される５０８のパターン
により拡散領域５０５のソース領域と拡散領域５０４の
ソース領域が接続さ枳ビア、金属配線から構成される５
０９のパターンにより拡散領域５０５のドレイン領域、
拡散領域５０４のドレイン領域は前記入力金属配！ｌｌ
１５０１に接続される。並列接続によりｖｄｄの電位を
有する拡散領域と前記入力金属配線層５０１の間の抵抗
価は該Ｐｃｈトランジスタの有する抵抗値の１７２倍に
なる。
列接続のレイアウト例、また第５図に本発明による２個
のＰｃｈ トランジスタの並列接続のレイアウト例を示
す。第４図に於いてゲート電極４０２．４０３及び拡散
領域４０４．４０５から構成される２個の前記Ｐｃｈ
トランジスタは該チャネル方向が前記入力金属配＄４０
１に対して平行に配置される。また４０６は金属配線、
４０７はとアを示し、第５図中の５０１，５０２１．９
゜５０７は第４図の４０１．４０２２．、．４０７に相
当する。第４図に於いて２個のＰｃｈ トランジスタは
とア、金属配線から構成される４０９のパターンにより
拡散領＃５４０５のドレイン領域と拡散領域４０４のソ
ース領域が接続されビア、金属配線から構成される４０
８のパターンにより拡散領域４０４のドレイン領域は前
記入力金属配線４０１に接続される。Ｐｃｈトランジス
タは抵抗を有する素子であるため直列接続によりｖｄｄ
の電位を有する拡散領域と前配入力金属配１Ｉ４０１の
抵抗値は該Ｐｃｈ トランジスタの有する抵抗値の２倍
になる。第５図に於いては２個のＰｃｈ トランジスタ
はとア、及び金属配線から構成される５０８のパターン
により拡散領域５０５のソース領域と拡散領域５０４の
ソース領域が接続さ枳ビア、金属配線から構成される５
０９のパターンにより拡散領域５０５のドレイン領域、
拡散領域５０４のドレイン領域は前記入力金属配！ｌｌ
１５０１に接続される。並列接続によりｖｄｄの電位を
有する拡散領域と前記入力金属配線層５０１の間の抵抗
価は該Ｐｃｈトランジスタの有する抵抗値の１７２倍に
なる。
前記４０８．４０９．５０８．５０９のパターンはマス
タスライス型半導体集積回路装置に於いて配線工程のみ
で製造できる。また、該パターンは前記入力金属配線層
に対して垂直方向のみの単純パターンであり他の論理を
構成する配線に対して影響することなく抵抗値を変更す
ることが可能である。
タスライス型半導体集積回路装置に於いて配線工程のみ
で製造できる。また、該パターンは前記入力金属配線層
に対して垂直方向のみの単純パターンであり他の論理を
構成する配線に対して影響することなく抵抗値を変更す
ることが可能である。
（発明の効果）
以上記したように本発明によれば、電位Ｖ−Ｓ Ｓを基
準にした論理回路に於いて入力信号のない場合常に入力
端子の電位をｖｄｄに保ち、回路の入力信号の′Ｒ流量
に応じて電位ｖｄｄを電位ｖｓｓにする抵抗値を配線工
程のみで変更することができる。また、本発明のトラン
ジスタの配置構造により他の論理構成の配線に対して影
響なく前記抵抗価を変更できるという効果を有する。
準にした論理回路に於いて入力信号のない場合常に入力
端子の電位をｖｄｄに保ち、回路の入力信号の′Ｒ流量
に応じて電位ｖｄｄを電位ｖｓｓにする抵抗値を配線工
程のみで変更することができる。また、本発明のトラン
ジスタの配置構造により他の論理構成の配線に対して影
響なく前記抵抗価を変更できるという効果を有する。
第１図は従来の構造によるプルアップ用トランジスタと
入力端子及び該入力端子と電気的に接続するトランジス
タの論理回路図である。第２図は本発明のプルアップ用
トランジスタの論理回路図であり、第３図は本発明のプ
ルアップ用トランジスタの配置図である。第４図は本発
明による２個のＰｃｈトランジスタの直列接続のレイア
ウト例を示す図、第５図は本発明による２個のＰｃｈト
ランジスタの並列接続のレイアウト例を示す図である。 １０１．２０２．２０４．２０５ 、、 プルアッ
プ用Ｐｃｈ トランジスタ １０４ 、、 入力端子 １０５ 、、 出力端子 １０２ 、、 入力信号受けＰｃｈトランジスタ １０３ 、 、 入力信号受けＮｃｈｌ−ランジス
タ ２０３、２０６、２０７、２０８、２０９プルアツプ用
Ｐｃｈ トランジスタソース領域及び拡散領域端子 ３０１．４０１．５０１ 、、 入力金属配線３０
２．３０３．３０４．４０２．４０３．５０２．５０３
、、 プルアップ用Ｐｃｈトランジスタゲートａ
ｉ ３０５、３０６、３０７、４０４、４０５．５０４．５
０５ 、、 プルアップ用Ｐｃｈ トランジスタ拡
散領域 ３０８．４０７．５０７ ３０９．３１０．３１１． ５０６ 、、 金属配線 ４０８．４０９．５０８、 並列接続用配線パターン 、ビア ３１２、４０６、 直列、 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 化１名 第１図 第２図 第３図 第４図 第５図
入力端子及び該入力端子と電気的に接続するトランジス
タの論理回路図である。第２図は本発明のプルアップ用
トランジスタの論理回路図であり、第３図は本発明のプ
ルアップ用トランジスタの配置図である。第４図は本発
明による２個のＰｃｈトランジスタの直列接続のレイア
ウト例を示す図、第５図は本発明による２個のＰｃｈト
ランジスタの並列接続のレイアウト例を示す図である。 １０１．２０２．２０４．２０５ 、、 プルアッ
プ用Ｐｃｈ トランジスタ １０４ 、、 入力端子 １０５ 、、 出力端子 １０２ 、、 入力信号受けＰｃｈトランジスタ １０３ 、 、 入力信号受けＮｃｈｌ−ランジス
タ ２０３、２０６、２０７、２０８、２０９プルアツプ用
Ｐｃｈ トランジスタソース領域及び拡散領域端子 ３０１．４０１．５０１ 、、 入力金属配線３０
２．３０３．３０４．４０２．４０３．５０２．５０３
、、 プルアップ用Ｐｃｈトランジスタゲートａ
ｉ ３０５、３０６、３０７、４０４、４０５．５０４．５
０５ 、、 プルアップ用Ｐｃｈ トランジスタ拡
散領域 ３０８．４０７．５０７ ３０９．３１０．３１１． ５０６ 、、 金属配線 ４０８．４０９．５０８、 並列接続用配線パターン 、ビア ３１２、４０６、 直列、 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 化１名 第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 ａ）論理を構成する基本セル及び入出力論理を構成する
基本セルが規則的に配置されるマスタスライス方式のゲ
ートアレイに於ける前記入出力論理を構成する基本セル
内に、 ｂ）チップ外部からの信号が入力される入力端子とゲー
ト電極が金属配線により電気的に接続するＰｃｈトラン
ジスタ及びＮｃｈトランジスタと、 ｃ）電気的に分離されたソース拡散領域及び電気的に分
離されたドレイン拡散領域を有しゲート電極がｖｓｓの
電位に固定されたＰｃｈトランジスタを複数個有し、 ｄ）前記Ｐｃｈトランジスタのチャネル方向が前記入力
端子と前記ゲート電極を電気的に接続する前記金属配線
の方向と平行な配置関係にあり、 ｅ）ゲート電極をｖｓｓに固定された複数個の前記Ｐｃ
ｈトランジスタのうち１個以上の前記Ｐｃｈトランジス
タのソース領域をｖｄｄの電位に固定し、１個以上のＰ
ｃｈトランジスタのドレイン領域と前記入力端子を電気
的に接続することを特徴とするマスタスライス型半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154362A JPH0445573A (ja) | 1990-06-13 | 1990-06-13 | マスタスライス型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154362A JPH0445573A (ja) | 1990-06-13 | 1990-06-13 | マスタスライス型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0445573A true JPH0445573A (ja) | 1992-02-14 |
Family
ID=15582501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154362A Pending JPH0445573A (ja) | 1990-06-13 | 1990-06-13 | マスタスライス型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445573A (ja) |
-
1990
- 1990-06-13 JP JP2154362A patent/JPH0445573A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2822781B2 (ja) | マスタスライス方式半導体集積回路装置 | |
| JP3267479B2 (ja) | 半導体集積回路装置 | |
| JPH0445573A (ja) | マスタスライス型半導体集積回路装置 | |
| US6603219B2 (en) | Semiconductor integrated circuit | |
| JPH0445574A (ja) | マスタスライス型半導体集積回路装置 | |
| JPS60110137A (ja) | 半導体装置 | |
| JPH06311022A (ja) | 半導体論理回路装置 | |
| JPS63107316A (ja) | ゲ−トアレ−のクロツク分配構造 | |
| JPH05198763A (ja) | 半導体集積回路装置 | |
| JPS61190958A (ja) | 半導体集積回路 | |
| JP3423904B2 (ja) | 半導体集積回路 | |
| JP2727994B2 (ja) | 半導体集積回路 | |
| JPH0316261A (ja) | 半導体装置 | |
| JPH0566743B2 (ja) | ||
| JPS61269331A (ja) | 半導体装置の製造方法 | |
| JP2000134079A (ja) | 半導体集積回路 | |
| JPH04120771A (ja) | マスタースライス方式集積回路装置用遅延セル | |
| JPH0797620B2 (ja) | 半導体集積回路 | |
| JPS63147356A (ja) | ウエ−ハ集積回路の電源供給方式 | |
| JPH0246767A (ja) | ゲートアレー方式の半導体集積回路 | |
| JPH01125952A (ja) | マスタスライス集積回路 | |
| JPH0212958A (ja) | 半導体集積回路装置 | |
| JPS63164613A (ja) | 半導体集積回路装置 | |
| JPH05235309A (ja) | 半導体集積回路 | |
| JPH04115570A (ja) | マスタースライス半導体集積回路 |