JPS63107337A - 変復調器 - Google Patents
変復調器Info
- Publication number
- JPS63107337A JPS63107337A JP62126103A JP12610387A JPS63107337A JP S63107337 A JPS63107337 A JP S63107337A JP 62126103 A JP62126103 A JP 62126103A JP 12610387 A JP12610387 A JP 12610387A JP S63107337 A JPS63107337 A JP S63107337A
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- JP
- Japan
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- register
- control signal
- modem
- word
- line
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
八、産業上の利用分野
本発明は、ファン・イン／ファン・アウト・モデムに関
し、さらに具体的には、ファン・イン／ファン・アウト
・モデムで制御信号を並列処理するための装置に関する
ものである。
し、さらに具体的には、ファン・イン／ファン・アウト
・モデムで制御信号を並列処理するための装置に関する
ものである。
Ｂ、従来技術
第１のデータ端末装置（ＤＴＴＥ）と第２のＤＴＩ尤の
間で電話回線を介してデータを伝送する場合、各Ｄ Ｔ
ＩＥはモデムを備えており、搬送波信号が送信端にある
変調装置でデータによって変調され、受信端にある復調
装置で復調される。
間で電話回線を介してデータを伝送する場合、各Ｄ Ｔ
ＩＥはモデムを備えており、搬送波信号が送信端にある
変調装置でデータによって変調され、受信端にある復調
装置で復調される。
データの伝送が構内Ｄ Ｔ ＩＥと数台の遠隔１’）Ｔ
ＩＥの間で行なわれる場合、遠隔１） Ｔ ＩＥはしば
しば分岐構成で接続される。すなわち、遠隔ｎ Ｔｔ’
、は横内１） ｉ’ ＩＥからの単一伝送回線に並列接
続される。
ＩＥの間で行なわれる場合、遠隔１） Ｔ ＩＥはしば
しば分岐構成で接続される。すなわち、遠隔ｎ Ｔｔ’
、は横内１） ｉ’ ＩＥからの単一伝送回線に並列接
続される。
そのような構成では、１台の１） ′ｒＩＥ当り１台の
モデムを使用するよりも、数台のＩ） Ｔ Ｅに対して
１台のモデムを使用する方が望ましいことは明らかであ
る。このために、現状技術は、マルチプレクサ、または
いわゆるファン・イン／ファン・アウト並列分配装置の
どちらかをモデムに装備することを含む、２つの可能な
解決策を提供している。
モデムを使用するよりも、数台のＩ） Ｔ Ｅに対して
１台のモデムを使用する方が望ましいことは明らかであ
る。このために、現状技術は、マルチプレクサ、または
いわゆるファン・イン／ファン・アウト並列分配装置の
どちらかをモデムに装備することを含む、２つの可能な
解決策を提供している。
マルチプレクサを使うと、時間多重方式でデータを受信
または送信する数台のＤ Ｔ ｌ”、にモデムを接続す
ることが可能になる。すなわち、単一伝送回線を介して
送られる各データ・バイトは、各ＤＴＰ、から受け取っ
た、または各１’）ＴＥに送られるビットのグループを
並列にすることによって形成され、各グループ内のビッ
ト数は、対応するＤＴＥに割り当てられた伝送速度によ
って決まる。
または送信する数台のＤ Ｔ ｌ”、にモデムを接続す
ることが可能になる。すなわち、単一伝送回線を介して
送られる各データ・バイトは、各ＤＴＰ、から受け取っ
た、または各１’）ＴＥに送られるビットのグループを
並列にすることによって形成され、各グループ内のビッ
ト数は、対応するＤＴＥに割り当てられた伝送速度によ
って決まる。
ファン・イン／ファン・アウトと呼ばれる並列分配手法
では、モデムは複数のＤＴＥに接続されるが、データは
多重化されない。構内モデムからのデータをモデムが受
け取ると、それらのデータは、接続されたすべてのＤＴ
Ｈに同時に送られる。
では、モデムは複数のＤＴＥに接続されるが、データは
多重化されない。構内モデムからのデータをモデムが受
け取ると、それらのデータは、接続されたすべてのＤＴ
Ｈに同時に送られる。
反対方向の伝送では、多重化の場合とは逆に、データは
それぞれのＩ） Ｔ ＩＥから連続的に送られる。この
ために、各Ｄ Ｔ ＩＥは、送信要求（ｌｔＴｓ）信号
をモデムに送る。現在伝送巾のＩ） ｉ’ ｒＥがない
場合、モデムは、Ｉ） Ｔ Ｉｔがそのメツセージを伝
送できることｔＤＴＥに知らせるため、送信許可（ＲＦ
Ｓ）信号で応答する。
それぞれのＩ） Ｔ ＩＥから連続的に送られる。この
ために、各Ｄ Ｔ ＩＥは、送信要求（ｌｔＴｓ）信号
をモデムに送る。現在伝送巾のＩ） ｉ’ ｒＥがない
場合、モデムは、Ｉ） Ｔ Ｉｔがそのメツセージを伝
送できることｔＤＴＥに知らせるため、送信許可（ＲＦ
Ｓ）信号で応答する。
一般には、システムがＤ Ｔ ＩＥに、伝送すべきデー
タを有するかどうかを一度に１つずつ照会するという、
ポーリング手順が設けられる。特定のＩ） ＴＥが伝送
すべきデータを有する場合、そのＤ １” Ｅは、ＴＬ
ＴＳ信号をモデムに送ることにより伝送手順を開始する
。しかし、このポーリング手順は、各Ｄ Ｔ ｒ’、が
、モデムから照会されるまで待たなければならないとい
う点で、制限がある。さらに、Ｄ Ｔ ＩＥが、照会さ
れる前に、何らかの障害のためにＲＴＳ信号を偶然に送
ることもあり得る。この結果、２台のＤＴＢが単一伝送
回線を介してデータを同時に送ることになり、したがっ
て、そのようなデータは失われて、回復できなくなる。
タを有するかどうかを一度に１つずつ照会するという、
ポーリング手順が設けられる。特定のＩ） ＴＥが伝送
すべきデータを有する場合、そのＤ １” Ｅは、ＴＬ
ＴＳ信号をモデムに送ることにより伝送手順を開始する
。しかし、このポーリング手順は、各Ｄ Ｔ ｒ’、が
、モデムから照会されるまで待たなければならないとい
う点で、制限がある。さらに、Ｄ Ｔ ＩＥが、照会さ
れる前に、何らかの障害のためにＲＴＳ信号を偶然に送
ることもあり得る。この結果、２台のＤＴＢが単一伝送
回線を介してデータを同時に送ることになり、したがっ
て、そのようなデータは失われて、回復できなくなる。
したがって、ポーリング手順を開始することなく、各Ｄ
ＴＩＥがそのＲＴＳ信号を送れるようにすることが提案
された。この信号は、モデム内に配置されたそのＩ）Ｔ
ｌｕに特有のインターフェース・レジスタにロードされ
る。数台のｒ）ＴＩＥがそれぞれｆｌＴｓ信号を同時に
送っている可能性があるので、モデム内の信号プロセッ
サが反復して走査手順を実行することにより、各Ｄ Ｔ
ｒ’、インターフェース・レジスタが走査され、デー
タを伝送巾のＤ′ｒＥが他にない場合、伝送回線の制御
権は次に、伝送回線の使用を要求しているＤＴＥに与え
られる。
ＴＩＥがそのＲＴＳ信号を送れるようにすることが提案
された。この信号は、モデム内に配置されたそのＩ）Ｔ
ｌｕに特有のインターフェース・レジスタにロードされ
る。数台のｒ）ＴＩＥがそれぞれｆｌＴｓ信号を同時に
送っている可能性があるので、モデム内の信号プロセッ
サが反復して走査手順を実行することにより、各Ｄ Ｔ
ｒ’、インターフェース・レジスタが走査され、デー
タを伝送巾のＤ′ｒＥが他にない場合、伝送回線の制御
権は次に、伝送回線の使用を要求しているＤＴＥに与え
られる。
プロセッサ制御ルーチンを含むそのような手順の欠点は
、各ポ一時間ごとに、各１） Ｔ ＩＥインターフェー
ス・レジスタごとに走査ルーチンを反復しなければなら
ないので、この手順は相当な処理時間が必要なことであ
る。
、各ポ一時間ごとに、各１） Ｔ ＩＥインターフェー
ス・レジスタごとに走査ルーチンを反復しなければなら
ないので、この手順は相当な処理時間が必要なことであ
る。
Ｂ６発明が解決しようとする問題点
したがって、本発明の目的は、ファン・イン／ファン・
アウト式モデムにおいて、制御信号、特にＲＴＳ信号の
並列処理のための装置を提供することであり、それによ
り、モデムに接続された各Ｄ Ｔ ＩＥごとに同じ処理
手順を反復する必要がなくなる。
アウト式モデムにおいて、制御信号、特にＲＴＳ信号の
並列処理のための装置を提供することであり、それによ
り、モデムに接続された各Ｄ Ｔ ＩＥごとに同じ処理
手順を反復する必要がなくなる。
Ｃ８問題点を解決するための手段
本発明の装置は、Ｉ） Ｔ Ｉ’、に対する入力および
出力制御信号を表わすビットをその中にロードするため
の、各Ｄ Ｔ ｒ：に関連するインターフェース・レジ
スタと、各インターフェース・レジスタからのビットか
ら成り前記入力制御信号を表わすワードをその内容とす
る入力制御信号レジスタと、それぞれ各１） Ｔ ｒｓ
に対する出力制御信号を表わすビットから成るワードを
その内容とする出力制御信号レジスタと、入力制御信号
レジスタ中にあるワードに応答してロードされたワード
を出力制御信号レジスタに供給する制御手段を含むモデ
ム信号プロセッサと、出力制御信号レジスタにロードさ
れるワードを含むビットがＤ Ｔ Ｉ７．に関連するイ
ンターフェース・レジスタに転送できるようにするため
の有効化手段から成る。
出力制御信号を表わすビットをその中にロードするため
の、各Ｄ Ｔ ｒ：に関連するインターフェース・レジ
スタと、各インターフェース・レジスタからのビットか
ら成り前記入力制御信号を表わすワードをその内容とす
る入力制御信号レジスタと、それぞれ各１） Ｔ ｒｓ
に対する出力制御信号を表わすビットから成るワードを
その内容とする出力制御信号レジスタと、入力制御信号
レジスタ中にあるワードに応答してロードされたワード
を出力制御信号レジスタに供給する制御手段を含むモデ
ム信号プロセッサと、出力制御信号レジスタにロードさ
れるワードを含むビットがＤ Ｔ Ｉ７．に関連するイ
ンターフェース・レジスタに転送できるようにするため
の有効化手段から成る。
Ｄ、実施例
次に第１図を参照しながら、ファン・イン／ファン・ア
ウト式モデムに並列に接続されたＤ Ｔ Ｔ”、が、モ
デムに接続された単一伝送回線を介してデータを伝送で
きるようにする制御信号処理技法に関して本発明を説明
する。
ウト式モデムに並列に接続されたＤ Ｔ Ｔ”、が、モ
デムに接続された単一伝送回線を介してデータを伝送で
きるようにする制御信号処理技法に関して本発明を説明
する。
第１図に示す例では、モデムは４台のＤ Ｔ ［”ｔＡ
、［３，ＣおよびＤに接続されている。モデムは、それ
ぞれｒ）ＴＩ’ｕ ＡないしＤと関連する、４個のイ
ンターフェース・レジスタ２−Ａ、２−１３，２−Ｃ５
２−１）を備えている（図示せず）。
、［３，ＣおよびＤに接続されている。モデムは、それ
ぞれｒ）ＴＩ’ｕ ＡないしＤと関連する、４個のイ
ンターフェース・レジスタ２−Ａ、２−１３，２−Ｃ５
２−１）を備えている（図示せず）。
各インターフェース・レジスタは、ＤＴＴ’Ｅから受け
取るときは入力制御信号と呼ばれる制御信号に対応する
ビットを、またｒ） Ｔ ＩＥに送るときは出力制御信
号と呼ばれる制御信号に対応するビットを記憶する。
取るときは入力制御信号と呼ばれる制御信号に対応する
ビットを、またｒ） Ｔ ＩＥに送るときは出力制御信
号と呼ばれる制御信号に対応するビットを記憶する。
Ｉ）ＴＩ、たとえば、ｒ）ＴＩＥＡがデータを伝送した
いときは、ＤＴ［は送信要求（ｒｔＴｓ）信号を活動化
し、ビット「１」をモデムのインターフェース・レジス
タ２−ＡのＲＴＳ位置にロードする。同じポ一時間に、
１台または複数のＤＴＩＥがデータの伝送を要求し、関
連するインターフェース・レジスタのｒｔ ’ｒ ｓ位
置にビット「１」がロードされるという事態が起こる可
能性がある。
いときは、ＤＴ［は送信要求（ｒｔＴｓ）信号を活動化
し、ビット「１」をモデムのインターフェース・レジス
タ２−ＡのＲＴＳ位置にロードする。同じポ一時間に、
１台または複数のＤＴＩＥがデータの伝送を要求し、関
連するインターフェース・レジスタのｒｔ ’ｒ ｓ位
置にビット「１」がロードされるという事態が起こる可
能性がある。
各ポ一時間に、Ｉ） Ｔ ｒＥインターフェース・レジ
スタ内の１ｔＴｓビツトは、ｒｔＴｓレジスタ４にロー
ドされる４ビツトのワードを形成する。このワードが、
バス１２を介して復号／優先順位ブロック６に送られる
。ブロック６はまた、遅延回路８によって導入される１
ポ一時間の遅延の後、直前のポ一時間にブロック６の出
力ビットから形成された４ビツト・ワードを、バス１６
からの人力として受け取る。ブロック６の機能は、やは
りそれぞれ対応するＤ Ｔ ＩＥに対する送信許可（Ｔ
Ｌ Ｆ Ｓ ）信号を表わす４ビツトから形成されるワ
ードを供給するため、確立されたＤＴＥの優先順位の厳
守や伝送の連続した実行等の幾つかのパラメータを考慮
に入れて、各ポ一時間にｒｔ ”ｒ ｓレジスタにある
ワードを並列処理することである。そのようなブロック
は、モデムの信号プロセッサの記憶装置に内蔵されてい
るソフトウェアを使って実現することもでき、また第２
図に関連して示す回路の形にすることもできる。
スタ内の１ｔＴｓビツトは、ｒｔＴｓレジスタ４にロー
ドされる４ビツトのワードを形成する。このワードが、
バス１２を介して復号／優先順位ブロック６に送られる
。ブロック６はまた、遅延回路８によって導入される１
ポ一時間の遅延の後、直前のポ一時間にブロック６の出
力ビットから形成された４ビツト・ワードを、バス１６
からの人力として受け取る。ブロック６の機能は、やは
りそれぞれ対応するＤ Ｔ ＩＥに対する送信許可（Ｔ
Ｌ Ｆ Ｓ ）信号を表わす４ビツトから形成されるワ
ードを供給するため、確立されたＤＴＥの優先順位の厳
守や伝送の連続した実行等の幾つかのパラメータを考慮
に入れて、各ポ一時間にｒｔ ”ｒ ｓレジスタにある
ワードを並列処理することである。そのようなブロック
は、モデムの信号プロセッサの記憶装置に内蔵されてい
るソフトウェアを使って実現することもでき、また第２
図に関連して示す回路の形にすることもできる。
ブロック６から供給された、各ＤＴｒＥに対するＩｔ
Ｆ Ｓ出力制御信号を表わす４ビツトから形成されたワ
ードは、次にＩｔ Ｆ Ｓレジスタ１０にロードされる
。
Ｆ Ｓ出力制御信号を表わす４ビツトから形成されたワ
ードは、次にＩｔ Ｆ Ｓレジスタ１０にロードされる
。
最後に、モデムのプロセッサから供給される許可信号が
ＡＮＤゲート１８を活動化して（または、活動化しない
で）、レジスタ１０の内容をＤＴＥインターフェース・
レジスタ２− Ａないし２−ＤのＩｔ Ｆ Ｓ位置にロ
ードさせる。
ＡＮＤゲート１８を活動化して（または、活動化しない
で）、レジスタ１０の内容をＤＴＥインターフェース・
レジスタ２− Ａないし２−ＤのＩｔ Ｆ Ｓ位置にロ
ードさせる。
ＡＮＤゲート１８を活動化する許可信号は、伝送を初期
設定するのに十分な時間をモデムに与えることが意図さ
れている。伝送回線を使用しているＩ） Ｔ ［Ｅがな
い場合に、ＤＴＩＥの１つがデータを送ろうとして、そ
のＲＴＳ信号を活動化した場合、モデムは、データの各
転送に先立って初期設定シーケンスを開始する。このシ
ーケンスの最小持続時間は、受信モデムが、次のデータ
を受信する準備を行なう（たとえば、その等止器を適合
させる）ことが可能な程度でなければならない。この最
小時間間隔が経過して始めて、各ポ一時間ごとにプロセ
ッサが許可信号をＡＮｒ）ゲート１８に供給し、この規
則はこの特定の伝送中ずっと遵守される。
設定するのに十分な時間をモデムに与えることが意図さ
れている。伝送回線を使用しているＩ） Ｔ ［Ｅがな
い場合に、ＤＴＩＥの１つがデータを送ろうとして、そ
のＲＴＳ信号を活動化した場合、モデムは、データの各
転送に先立って初期設定シーケンスを開始する。このシ
ーケンスの最小持続時間は、受信モデムが、次のデータ
を受信する準備を行なう（たとえば、その等止器を適合
させる）ことが可能な程度でなければならない。この最
小時間間隔が経過して始めて、各ポ一時間ごとにプロセ
ッサが許可信号をＡＮｒ）ゲート１８に供給し、この規
則はこの特定の伝送中ずっと遵守される。
次に第２図を参［Ｋ１シながら、デコーダ／優先順位回
路について説明する。１）１１述のように、各ポ一時間
ごとに４ビツト・ワードが第１図のレジスタ１ＬＴｓ４
にロードされる。レジスタｒＬ Ｔ Ｓ ４内の４ビツ
トは、第１図のバス１２を形成する線Ｉｔ ＴＳ−Ａな
いしＩｔ Ｔ Ｓ −Ｄを介して転送される。この同じ
ポ一時間に、直前のポ一時間の４個のＲＩ？Ｓビットが
、バス１６を形成する４本の線上にある。
路について説明する。１）１１述のように、各ポ一時間
ごとに４ビツト・ワードが第１図のレジスタ１ＬＴｓ４
にロードされる。レジスタｒＬ Ｔ Ｓ ４内の４ビツ
トは、第１図のバス１２を形成する線Ｉｔ ＴＳ−Ａな
いしＩｔ Ｔ Ｓ −Ｄを介して転送される。この同じ
ポ一時間に、直前のポ一時間の４個のＲＩ？Ｓビットが
、バス１６を形成する４本の線上にある。
直前のポ一時間中に伝送を行なっていたｌ） Ｔ ＩＥ
がない場合、バス１６の４本の線は非活動状態にある。
がない場合、バス１６の４本の線は非活動状態にある。
２台のＤＴＥ（たとえば、Ａおよび１３）がデータの送
信を要求しているものと仮定すると、バス１２の線ＲＴ
Ｓ−ＡおよびＩｔ Ｔ Ｓ −１１は活動化される。Ｏ
Ｒ回路２０へのすべての人力は論理「０」であるので、
その出力は論理「０」であり、インバータ２２の出力は
論理「１」となる。したがって、ＯＲ回路２４−Ａない
し２４−Ｄの出力は論理「１」となる。しかし、線ｒｔ
Ｔｓ−ＡおよびＲＴ Ｓ −ｊｌが活動化されるので、
両方の入力が論理「１」レベルにあるのは、ＡＮＩ）ゲ
ート２６−八と２６−Ｂだけである。したがって、ゲー
ト２６−Ａおよび２６−Ｂは共に論理「１」を供給する
。
信を要求しているものと仮定すると、バス１２の線ＲＴ
Ｓ−ＡおよびＩｔ Ｔ Ｓ −１１は活動化される。Ｏ
Ｒ回路２０へのすべての人力は論理「０」であるので、
その出力は論理「０」であり、インバータ２２の出力は
論理「１」となる。したがって、ＯＲ回路２４−Ａない
し２４−Ｄの出力は論理「１」となる。しかし、線ｒｔ
Ｔｓ−ＡおよびＲＴ Ｓ −ｊｌが活動化されるので、
両方の入力が論理「１」レベルにあるのは、ＡＮＩ）ゲ
ート２６−八と２６−Ｂだけである。したがって、ゲー
ト２６−Ａおよび２６−Ｂは共に論理「１」を供給する
。
ここで、すべてのｒ）ＴＩＥが同じ伝送回線を共用する
ので、特定の時間にただ１つの送信要求のみが処理でき
ることを説明しておく。したがって、ｒ）ＴＩ”、に対
する優先順位体系を確立しなければならない。第２図の
回路は、Ａは１】よりも優先順位が高く、１１はＣより
も優先順位が高く、ＣはＤよりも優先順位が高くなるよ
うになっている。他の構成も採用できることは明らかで
ある。
ので、特定の時間にただ１つの送信要求のみが処理でき
ることを説明しておく。したがって、ｒ）ＴＩ”、に対
する優先順位体系を確立しなければならない。第２図の
回路は、Ａは１】よりも優先順位が高く、１１はＣより
も優先順位が高く、ＣはＤよりも優先順位が高くなるよ
うになっている。他の構成も採用できることは明らかで
ある。
ゲート２６−Ａの高出力は、インバータ２８で反転され
て、「０」人力としてＡＮＤゲート３８に印加台れる。
て、「０」人力としてＡＮＤゲート３８に印加台れる。
その結果、ＡＮＤゲート３８は使用禁止になり、信号Ｒ
ＴＳ−ｎの伝送が禁止される。ゲート２６−Ａの高レベ
ル出力も、それぞれＯＲ回路３４とインバータ３０およ
び、ＯＩｔ回路３６とインバータ３２を介して、ＡＮＩ
）ゲート４０および４２を使用禁止にし、ＡＮＤゲート
４０および４２は、線ｒｔＴｓ−ＣおよびＩｔ Ｔ Ｓ
−Ｄの活動化の結果ゲー）２６−Ｃおよび２６−Ｄが
論理「１」レベルにある場合、ゲート２６−Ｃおよび２
６−Ｄの出力の伝送を禁止することに留意すべきである
。したがって、ＤＴＥ ｎ、ＤＴＥＣｌまたはＤＴＥ
ｒ）によってどんな要求が出されようと、Ａがデータ
の送信を要求したときは、バス１４内の線の１本、すな
わち、ＲＦＳ−八だけが活動化される。
ＴＳ−ｎの伝送が禁止される。ゲート２６−Ａの高レベ
ル出力も、それぞれＯＲ回路３４とインバータ３０およ
び、ＯＩｔ回路３６とインバータ３２を介して、ＡＮＩ
）ゲート４０および４２を使用禁止にし、ＡＮＤゲート
４０および４２は、線ｒｔＴｓ−ＣおよびＩｔ Ｔ Ｓ
−Ｄの活動化の結果ゲー）２６−Ｃおよび２６−Ｄが
論理「１」レベルにある場合、ゲート２６−Ｃおよび２
６−Ｄの出力の伝送を禁止することに留意すべきである
。したがって、ＤＴＥ ｎ、ＤＴＥＣｌまたはＤＴＥ
ｒ）によってどんな要求が出されようと、Ａがデータ
の送信を要求したときは、バス１４内の線の１本、すな
わち、ＲＦＳ−八だけが活動化される。
１）′ｌ″ｒ、ｎがデータの送信を要求し、Ｄ Ｔ ｒ
”を八がそのような要求を全く行なわない場合は、ゲー
ト２６−Ａの出力は論理「０」であり、ゲート２６−１
】の出力は論理「１」である。したがって、インバータ
２８の出力は論理「１」であり、それによりＡＮＤゲー
ト３８が使用可能になり、ゲー）２Ｏｎから供給された
高レベル信号は、妨げられずにＡＮＤゲート３８を通過
する。ゲート３８の出力線Ｉｔ Ｆ ５−１１は活動化
され、それによりへＮＤゲート４０および４２がインバ
ータ３０および３２を介して禁止され、したがって、線
Ｉｔ Ｉ？Ｓ−ＣおよびＲＦＳ−Ｄの活動化が禁止され
る。
”を八がそのような要求を全く行なわない場合は、ゲー
ト２６−Ａの出力は論理「０」であり、ゲート２６−１
】の出力は論理「１」である。したがって、インバータ
２８の出力は論理「１」であり、それによりＡＮＤゲー
ト３８が使用可能になり、ゲー）２Ｏｎから供給された
高レベル信号は、妨げられずにＡＮＤゲート３８を通過
する。ゲート３８の出力線Ｉｔ Ｆ ５−１１は活動化
され、それによりへＮＤゲート４０および４２がインバ
ータ３０および３２を介して禁止され、したがって、線
Ｉｔ Ｉ？Ｓ−ＣおよびＲＦＳ−Ｄの活動化が禁止され
る。
ｆ）ＴＥ Ａがデータの送信を要求し、線ｒｔＴＳ−
八を活動状態に維持するという前述の仮定に戻ると、線
＋ｔ Ｉ？ Ｓ −Ａは活動状態にあり、したがって、
バス１６の線１６−Ａは、第２のボ一時間以降、線ｒｔ
Ｔｓ−Ａの活動化の間中活動状態にある。ＯＲ回路２０
の出力は論理「１」レベルにあり、インバータ２２はＯ
ｆｔ回路２４−Ａないし２４−Ｄの入力端に論理「０」
を供給する。線１６−Ａは活動状態にあり、線１６−Ｂ
は活動状態にないので、ＯＲ回路２４−への入力線１６
−八が活動状態であるため、ゲート２６−Ａだけが使用
可能になる。線ｒｔＴｓ−Ａ上の高レベル信号はゲート
２６−Ａを通って進み、出力線Ｉｔ Ｆ Ｓ −Ａを高
レベルにする。
八を活動状態に維持するという前述の仮定に戻ると、線
＋ｔ Ｉ？ Ｓ −Ａは活動状態にあり、したがって、
バス１６の線１６−Ａは、第２のボ一時間以降、線ｒｔ
Ｔｓ−Ａの活動化の間中活動状態にある。ＯＲ回路２０
の出力は論理「１」レベルにあり、インバータ２２はＯ
ｆｔ回路２４−Ａないし２４−Ｄの入力端に論理「０」
を供給する。線１６−Ａは活動状態にあり、線１６−Ｂ
は活動状態にないので、ＯＲ回路２４−への入力線１６
−八が活動状態であるため、ゲート２６−Ａだけが使用
可能になる。線ｒｔＴｓ−Ａ上の高レベル信号はゲート
２６−Ａを通って進み、出力線Ｉｔ Ｆ Ｓ −Ａを高
レベルにする。
ＤＴＥＡがその［’ｔＴＳ線を活動状態に維持する時間
中ずつと、すなわちモデムが初期設定シーケンスを実行
中にｒ）ＴＩＥ Ａが回線の制御権を得ようと試みて
いるために、またはＤＴＩＥＡ がデータを伝送中で
あるために、インバータ２２は、前述のように、ゲート
２６−Ｆｌ、２６−Ｃおよび２６−１）を禁止する論理
「０」を供給し、したがってその他のＲＴＳ線の１本ま
たは複数が活動化されても無視される。Ａ以外の他のＤ
ＴＩＥがデータを伝送中である（そのＲＴＳ線が高レベ
ルである）場合にも、同じことがあてはまる。要するに
、ＲＴＳ線がボ一時間よりも長い間活動化されると、１
） Ｔ ＩＥのそれぞれの優先順位がどうであろうと、
それらの他のｒｔＴ Ｓｌ；ｔの活動化を禁ｌ］−する
効果がある。
中ずつと、すなわちモデムが初期設定シーケンスを実行
中にｒ）ＴＩＥ Ａが回線の制御権を得ようと試みて
いるために、またはＤＴＩＥＡ がデータを伝送中で
あるために、インバータ２２は、前述のように、ゲート
２６−Ｆｌ、２６−Ｃおよび２６−１）を禁止する論理
「０」を供給し、したがってその他のＲＴＳ線の１本ま
たは複数が活動化されても無視される。Ａ以外の他のＤ
ＴＩＥがデータを伝送中である（そのＲＴＳ線が高レベ
ルである）場合にも、同じことがあてはまる。要するに
、ＲＴＳ線がボ一時間よりも長い間活動化されると、１
） Ｔ ＩＥのそれぞれの優先順位がどうであろうと、
それらの他のｒｔＴ Ｓｌ；ｔの活動化を禁ｌ］−する
効果がある。
１’）’ｒｌＡが伝送を停止すると、線Ｉｔ Ｔ Ｓ
−Ａは低レベルになる。しかし、ｌ１ｉｌＩｔ Ｔ Ｓ
−Ａは直前のボ一時間に低レベルであったので、バス
１６の線１６−Ａは低レベルであり、インバータ２２の
出力であるゲー）２６−ｎ、２６−Ｃおよび２６−りの
人力は、前述のように論理「０」レベルにある。したが
って、これらのゲートは常に使用禁止になる。線ｒｔ
Ｔ Ｓ −Ａが低レベルであるので、ゲート２６−Ａの
出力も低レベルである。したがって、Ｄ Ｔ ＩＥが伝
送を行なっていた時間の後の最初のポ一時間の間は、前
記ポ一時間の間にあるｌ’） Ｔ Ｅがそのｒｔ′ｒｓ
を高レベルにして送信要求を行なったとしても、線ＲＦ
Ｓ −ＡないしＲＦＳ−Ｄのいずれも高レベルにはな
らない。この過渡的ポ一時間が必要なのは、別のＤＴＥ
による次の伝送に先立って新しい初期設定シーケンスを
実行する前に、モデムが現在の伝送を完了できるように
するために必要である。
−Ａは低レベルになる。しかし、ｌ１ｉｌＩｔ Ｔ Ｓ
−Ａは直前のボ一時間に低レベルであったので、バス
１６の線１６−Ａは低レベルであり、インバータ２２の
出力であるゲー）２６−ｎ、２６−Ｃおよび２６−りの
人力は、前述のように論理「０」レベルにある。したが
って、これらのゲートは常に使用禁止になる。線ｒｔ
Ｔ Ｓ −Ａが低レベルであるので、ゲート２６−Ａの
出力も低レベルである。したがって、Ｄ Ｔ ＩＥが伝
送を行なっていた時間の後の最初のポ一時間の間は、前
記ポ一時間の間にあるｌ’） Ｔ Ｅがそのｒｔ′ｒｓ
を高レベルにして送信要求を行なったとしても、線ＲＦ
Ｓ −ＡないしＲＦＳ−Ｄのいずれも高レベルにはな
らない。この過渡的ポ一時間が必要なのは、別のＤＴＥ
による次の伝送に先立って新しい初期設定シーケンスを
実行する前に、モデムが現在の伝送を完了できるように
するために必要である。
ある追加状態が、ｒｔ’ｒｓ等の人力信号と同時に処理
される可能性がある。そのような場合、この追加状態は
制御信号と同じ方法で、Ｄ １” Ｅインターフェース
の特定の場所に記憶される。
される可能性がある。そのような場合、この追加状態は
制御信号と同じ方法で、Ｄ １” Ｅインターフェース
の特定の場所に記憶される。
次に第３図を参１（ｌすると、Ｉ） Ｔ Ｆ、が適切に
電力を供給される（ＰＯ）状態を扱った実施例が示され
ている。この場合、インターフェース・レジスタ２−Ａ
ないし２−Ｄのそれぞれの記憶位置はＰＯビットを含み
、このＰＯビットは、ＤＴＥが適切に電力を供給されて
いる場合は論理「１」であり、そうでない場合は論理「
０」である。たとえば、ｌ） Ｔ ＩＥ 八に対する
ＰＯビットが「０」にセットされ、この端末はそのＴｔ
ＴＳが「１」にセットされていても、伝送を行なうこと
ができないことを示す場合、ＡＮｒ）ゲー）５０ Ａ
が使用禁止になっているので、Ｉｔ Ｔ Ｓビットをレ
ジスタ４に転送することはできない。同様に、ＡＮＤゲ
ート５Ｑ −Ｂ、５０−Ｃおよび５０−Ｄは、それぞれ
関連するＩ） Ｔ ｒミ Ｙ３、Ｃおよび■）に対する
「０」ビットによって使用禁止にされ、したがって対応
するＩＬＴｓ信号の転送が禁１トされる。
電力を供給される（ＰＯ）状態を扱った実施例が示され
ている。この場合、インターフェース・レジスタ２−Ａ
ないし２−Ｄのそれぞれの記憶位置はＰＯビットを含み
、このＰＯビットは、ＤＴＥが適切に電力を供給されて
いる場合は論理「１」であり、そうでない場合は論理「
０」である。たとえば、ｌ） Ｔ ＩＥ 八に対する
ＰＯビットが「０」にセットされ、この端末はそのＴｔ
ＴＳが「１」にセットされていても、伝送を行なうこと
ができないことを示す場合、ＡＮｒ）ゲー）５０ Ａ
が使用禁止になっているので、Ｉｔ Ｔ Ｓビットをレ
ジスタ４に転送することはできない。同様に、ＡＮＤゲ
ート５Ｑ −Ｂ、５０−Ｃおよび５０−Ｄは、それぞれ
関連するＩ） Ｔ ｒミ Ｙ３、Ｃおよび■）に対する
「０」ビットによって使用禁止にされ、したがって対応
するＩＬＴｓ信号の転送が禁１トされる。
以上、第２図および第３図を参照しながら、Ｒ１’ Ｓ
信号を入力制御信号と考え、Ｉｔ Ｆ Ｓ信号を出力制
御信号と考えて本発明について説明してきた。
信号を入力制御信号と考え、Ｉｔ Ｆ Ｓ信号を出力制
御信号と考えて本発明について説明してきた。
しかし、当然のことながら本発明はこの特定の事例に限
定されるものではない。たとえば、入力制御信号は、あ
るテストの実施要求であってもよい。
定されるものではない。たとえば、入力制御信号は、あ
るテストの実施要求であってもよい。
そのような場合、信号プロセッサによって実行される並
列処理は、ＲＴＳ信号の場合とは異なるものになるはず
である。論理回路を用いて処理を実行する場合は、ＲＴ
Ｓ信号の処理に関連するパラメータおよび条件以外のパ
ラメータおよび条件が関係してくるので、第２図および
第３図に示す構成とは異なる構成が必要になる。その場
合、テスト許可信号から出力ワードが形成されることに
なる。特定の時点で単一伝送回線を介してデータを送る
ことができるＤ Ｔ ＩＥは１台だけであるため４ビツ
トのうちの１ビツトだけが論理「１」となるＲＦＳ信号
の場合とは違って、数台のｒ）ＴＩＥがそれぞれのテス
トを同時に実行できるので、出力ワードは、論理「１」
レベルにある幾つかのテスト許可ビットを含むことがで
きる。
列処理は、ＲＴＳ信号の場合とは異なるものになるはず
である。論理回路を用いて処理を実行する場合は、ＲＴ
Ｓ信号の処理に関連するパラメータおよび条件以外のパ
ラメータおよび条件が関係してくるので、第２図および
第３図に示す構成とは異なる構成が必要になる。その場
合、テスト許可信号から出力ワードが形成されることに
なる。特定の時点で単一伝送回線を介してデータを送る
ことができるＤ Ｔ ＩＥは１台だけであるため４ビツ
トのうちの１ビツトだけが論理「１」となるＲＦＳ信号
の場合とは違って、数台のｒ）ＴＩＥがそれぞれのテス
トを同時に実行できるので、出力ワードは、論理「１」
レベルにある幾つかのテスト許可ビットを含むことがで
きる。
本発明を伝送制御信号の特定の事例について詳細に説明
してきたが、本発明はファン・イン／ファン・アウト式
モデムで他の制御信号と共に使用することができること
は明らかであり、その主な機能の１つは、各Ｄ Ｔ Ｉ
Ｅに対する入力制御信号を表わすビットから形成される
ワードを並列処理して、各Ｉ） Ｔ ＩＥに対する出力
制御信号を表わすビットから成るワードを発生すること
であり、そのような並列処理は当然のことながらハード
ウェア手段、または信号プロセッサを制御するソフトウ
ェアのどちらかによって実現することができる。
してきたが、本発明はファン・イン／ファン・アウト式
モデムで他の制御信号と共に使用することができること
は明らかであり、その主な機能の１つは、各Ｄ Ｔ Ｉ
Ｅに対する入力制御信号を表わすビットから形成される
ワードを並列処理して、各Ｉ） Ｔ ＩＥに対する出力
制御信号を表わすビットから成るワードを発生すること
であり、そのような並列処理は当然のことながらハード
ウェア手段、または信号プロセッサを制御するソフトウ
ェアのどちらかによって実現することができる。
１７、発明の詳細
な説明したようにこの発明によればファン・イン／ファ
ン・アウト式モデムにおいて、制御信−）ヲ並列処理す
るようにしているので、モデムに接続されている各Ｄ
Ｔ ＩＥごとに同じ処理手順を反復する必要がなくなる
。
ン・アウト式モデムにおいて、制御信−）ヲ並列処理す
るようにしているので、モデムに接続されている各Ｄ
Ｔ ＩＥごとに同じ処理手順を反復する必要がなくなる
。
第１図は、本発明の装置の機能図である。
第２図は、第１図の複合／優先順位回路の可能な実施例
の構成図である。 第３図は、第２図の複合／優先順位回路の追加機能を示
す機能図である。 ２−Ａ〜２−Ｄ・・・・インターフェース・レジスタ、
４・・・・Ｉｔ Ｔ Ｓレジスタ、６・・・・複合／優
先順位ブロック、８・・・・遅延回路、１０・・・・Ｉ
”ｔＦｓレジスタ、１２．１４．１６・・・・バス、１
８・・・・ＡＮＩ）ゲート。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
の構成図である。 第３図は、第２図の複合／優先順位回路の追加機能を示
す機能図である。 ２−Ａ〜２−Ｄ・・・・インターフェース・レジスタ、
４・・・・Ｉｔ Ｔ Ｓレジスタ、６・・・・複合／優
先順位ブロック、８・・・・遅延回路、１０・・・・Ｉ
”ｔＦｓレジスタ、１２．１４．１６・・・・バス、１
８・・・・ＡＮＩ）ゲート。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
Claims (1)
- 【特許請求の範囲】 単一の伝送線に一方で接続され、複数のデータ端末装置
に他方で接続可能な変復調器において、上記データ端末
装置の各々に関連して設けられたインターフェース・レ
ジスタであって上記データ端末装置の各々に対する入力
制御信号および出力制御信号を受け取るものと、 上記インターフェース・レジスタからの上記入力制御信
号を表わすビットからなる第１のワードを記憶する入力
制御信号レジスタと、 上記データ端末装置の各々に対する上記出力制御信号を
表わすビットからなる第２のワードを記憶する出力制御
信号レジスタと、 上記入力制御信号レジスタからの第１のワードに基づい
て第２のワードを生成し、上記出力制御信号レジスタに
供給する信号処理手段と、 上記出力制御信号レジスタの第２のワード巾のビットを
対応する上記インターフェース・レジスタに供給するの
を許可する許可手段とを有することを特徴とする変復調
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP86430039.7 | 1986-10-17 | ||
| EP86430039A EP0263907A1 (fr) | 1986-10-17 | 1986-10-17 | Dispositif de traitement parallèle des signaux de commande dans un modem fanin/fanout |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107337A true JPS63107337A (ja) | 1988-05-12 |
Family
ID=8196406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62126103A Pending JPS63107337A (ja) | 1986-10-17 | 1987-05-25 | 変復調器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0263907A1 (ja) |
| JP (1) | JPS63107337A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158655A (ja) * | 1983-03-01 | 1984-09-08 | Matsushita Electric Ind Co Ltd | 直列順序送信装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016539A (en) * | 1973-09-12 | 1977-04-05 | Nippon Electric Company, Ltd. | Asynchronous arbiter |
| US4040014A (en) * | 1976-09-13 | 1977-08-02 | Sperry Rand Corporation | Modem sharing device |
| US4536839A (en) * | 1982-03-30 | 1985-08-20 | Mai Basic Four, Inc. | Memory request arbitrator |
-
1986
- 1986-10-17 EP EP86430039A patent/EP0263907A1/fr not_active Withdrawn
-
1987
- 1987-05-25 JP JP62126103A patent/JPS63107337A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158655A (ja) * | 1983-03-01 | 1984-09-08 | Matsushita Electric Ind Co Ltd | 直列順序送信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0263907A1 (fr) | 1988-04-20 |
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