JPS63278347A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63278347A JPS63278347A JP62114007A JP11400787A JPS63278347A JP S63278347 A JPS63278347 A JP S63278347A JP 62114007 A JP62114007 A JP 62114007A JP 11400787 A JP11400787 A JP 11400787A JP S63278347 A JPS63278347 A JP S63278347A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- epitaxial layer
- type
- buried
- forming
- Prior art date
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- Pending
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、埋込み層を有する半導体装置およびその製
造方法に関する。
造方法に関する。
（従来の技術）
従来、この種の半導体装置、例えばコレクタ埋込み電極
を有する縦型ＮＰＮ トランジスタは、第３図（ａ）〜
（ｅ）に示すような製造工程で形成している。まず、（
ａ）図に示す如く基板濃度が１０１４〜１０１７ ｃ
ｍう程度のＰ型シリコン基板１１の主表面上に、絶縁膜
、例えば熱酸化膜１２を形成する。続いて、上記熱酸化
膜１２をパターニングして埋込み拡散層の形成予定領域
を除去すると（ｂ）図に示すようになる。次に、上記バ
ターニングした熱酸化膜１２をマスクとしてアンチモン
ｓｂあるいはヒ素Ａｓをイオン注入あるいは熱拡散して
高濃度（１０１８〜１０２０ｃｍ−２）なＮ十型拡散層
（埋込み拡散層）１３を形成する（（Ｃ）図）。そして
、上記イオン注入のマスクとして用いた熱酸化膜１２を
全て除去した後（（ｄ）図）、シリコン基板１１の主表
面上の全面にＰ型あるいはＮ型のエピタキシャル層１４
を成長形成する。
を有する縦型ＮＰＮ トランジスタは、第３図（ａ）〜
（ｅ）に示すような製造工程で形成している。まず、（
ａ）図に示す如く基板濃度が１０１４〜１０１７ ｃ
ｍう程度のＰ型シリコン基板１１の主表面上に、絶縁膜
、例えば熱酸化膜１２を形成する。続いて、上記熱酸化
膜１２をパターニングして埋込み拡散層の形成予定領域
を除去すると（ｂ）図に示すようになる。次に、上記バ
ターニングした熱酸化膜１２をマスクとしてアンチモン
ｓｂあるいはヒ素Ａｓをイオン注入あるいは熱拡散して
高濃度（１０１８〜１０２０ｃｍ−２）なＮ十型拡散層
（埋込み拡散層）１３を形成する（（Ｃ）図）。そして
、上記イオン注入のマスクとして用いた熱酸化膜１２を
全て除去した後（（ｄ）図）、シリコン基板１１の主表
面上の全面にＰ型あるいはＮ型のエピタキシャル層１４
を成長形成する。
この際、上記エピタキシャル層１４には上記拡散層■３
から上方に不純物が染み出し、（ｅ）図に示すような埋
込み拡散層１３が形成される。その後、図示しないが上
記埋込み拡散層１３上のエピタキシャル層１４（コレク
タ領域）中にＰ型のベース領域、およびこのベース領域
内にＮ十型のエミッタ領域をそれぞれ形成し、縦型ＮＰ
Ｎ ）ランジスタを完成する。
から上方に不純物が染み出し、（ｅ）図に示すような埋
込み拡散層１３が形成される。その後、図示しないが上
記埋込み拡散層１３上のエピタキシャル層１４（コレク
タ領域）中にＰ型のベース領域、およびこのベース領域
内にＮ十型のエミッタ領域をそれぞれ形成し、縦型ＮＰ
Ｎ ）ランジスタを完成する。
ところで、従来の製造方法では、埋込み拡散層１３の形
成には上述したようにイオン庫人法や熱拡散法を用いて
いる。これらの方法により低抵抗のコレクタ電極を得る
ためには、不純物濃度をできるだけ高く、且つ拡散層１
３の接合深さΔＬをできるだけ深くする必要がある。し
かし、低抵抗を得るために深い拡散層１３を形成するこ
とは表面積を増加させることになり、この拡散層１３上
に形成した半導体素子の高速動作を阻害する接合容量の
増大を招く。一般に用いられている埋込み拡散層１３の
接合深さΔＬは数μｍに達し、このように深い拡散層１
３を形成しても得られる抵抗値は２０Ω程度と高いもの
である。
成には上述したようにイオン庫人法や熱拡散法を用いて
いる。これらの方法により低抵抗のコレクタ電極を得る
ためには、不純物濃度をできるだけ高く、且つ拡散層１
３の接合深さΔＬをできるだけ深くする必要がある。し
かし、低抵抗を得るために深い拡散層１３を形成するこ
とは表面積を増加させることになり、この拡散層１３上
に形成した半導体素子の高速動作を阻害する接合容量の
増大を招く。一般に用いられている埋込み拡散層１３の
接合深さΔＬは数μｍに達し、このように深い拡散層１
３を形成しても得られる抵抗値は２０Ω程度と高いもの
である。
（発明が解決しようとする問題点）
上述したように、埋込み層として拡散層を用いた従来の
半導体装置およびその製造方法では、低抵抗で且つ接合
容量の小さい埋込み層を形成することが困難であった。
半導体装置およびその製造方法では、低抵抗で且つ接合
容量の小さい埋込み層を形成することが困難であった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、低抵抗で且つ接合容量の小さ
い埋込み層を有する半導体装置およびその製造方法を提
供することである。
その目的とするところは、低抵抗で且つ接合容量の小さ
い埋込み層を有する半導体装置およびその製造方法を提
供することである。
［発明の構成コ
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、埋込み
層として単結晶シリコン上にエピタキシャル成長させる
ことが可能なメタルシリサイドを用い、このメタルシリ
サイド上に不純物濃度が高い第１のエピタキシャル層を
形成した後、この第１エピタキシャル層上に不純物濃度
が低い第２のエピタキシャル層を形成するようにしてい
る。
発明においては、上記の目的を達成するために、埋込み
層として単結晶シリコン上にエピタキシャル成長させる
ことが可能なメタルシリサイドを用い、このメタルシリ
サイド上に不純物濃度が高い第１のエピタキシャル層を
形成した後、この第１エピタキシャル層上に不純物濃度
が低い第２のエピタキシャル層を形成するようにしてい
る。
このような構成によれば、埋込み層としてメタルシリサ
イドを用いているので、拡散層で形成するよりも低抵抗
であり、このメタルシリサイドは薄くできるので接合容
量も小さくできる。
イドを用いているので、拡散層で形成するよりも低抵抗
であり、このメタルシリサイドは薄くできるので接合容
量も小さくできる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（ｍ）は、この発明を埋込みコレ
クタ電極を有する縦型ＮＰＮ ）ランジスタの製造方法
に適応したものである。まず、（ａ）図に示すように基
板濃度が１０１４〜１０１７ｃｍ４程度のＰ型（面方位
１００）シリコン基板１５の主表面上に、金属およびシ
リサイドのいずれとも反応しない膜、例えば熱酸化膜１
Ｂを８０００人程度０厚さに形成する。次に、上記熱酸
化膜１６をパターニングして埋込み層の形成予定領域を
除去した後、全面にニッケル層１７を２５００人程度０
厚さに堆積形成すると（ｂ）図に示すようになる。続い
て、イオン注入法によりシリコンイオン（ＳＬ”）を飛
程がニッケル層１７とシリコン基板１５との界面付近と
なる加速電圧でドーズ１ｌＸ１０１５程度となるように
注入し、ニッケル層１７とシリコン基板１５との界面に
存在する自然酸化膜等による汚染を分解するとともに、
（Ｃ）図に示すようなニッケルとシリコンの混合層１８
を形成する。次に、７００℃程度の温度で熱処理を施し
、上記熱酸化膜ｔｅのパターニングによって露出された
シリコン基板１５上に形成されたニッケル層１７ａのシ
リサイド化を行なってニッケルシリサイド層１９を形成
する（（ｄ）図）。次に、熱酸化膜１８上に残存されて
いる未反応のニッケル層１７ｂ、 １７ｃを硝酸等を用
いて剥離し、熱酸化膜１６をフッ酸等により除去する。
する。第１図（ａ）〜（ｍ）は、この発明を埋込みコレ
クタ電極を有する縦型ＮＰＮ ）ランジスタの製造方法
に適応したものである。まず、（ａ）図に示すように基
板濃度が１０１４〜１０１７ｃｍ４程度のＰ型（面方位
１００）シリコン基板１５の主表面上に、金属およびシ
リサイドのいずれとも反応しない膜、例えば熱酸化膜１
Ｂを８０００人程度０厚さに形成する。次に、上記熱酸
化膜１６をパターニングして埋込み層の形成予定領域を
除去した後、全面にニッケル層１７を２５００人程度０
厚さに堆積形成すると（ｂ）図に示すようになる。続い
て、イオン注入法によりシリコンイオン（ＳＬ”）を飛
程がニッケル層１７とシリコン基板１５との界面付近と
なる加速電圧でドーズ１ｌＸ１０１５程度となるように
注入し、ニッケル層１７とシリコン基板１５との界面に
存在する自然酸化膜等による汚染を分解するとともに、
（Ｃ）図に示すようなニッケルとシリコンの混合層１８
を形成する。次に、７００℃程度の温度で熱処理を施し
、上記熱酸化膜ｔｅのパターニングによって露出された
シリコン基板１５上に形成されたニッケル層１７ａのシ
リサイド化を行なってニッケルシリサイド層１９を形成
する（（ｄ）図）。次に、熱酸化膜１８上に残存されて
いる未反応のニッケル層１７ｂ、 １７ｃを硝酸等を用
いて剥離し、熱酸化膜１６をフッ酸等により除去する。
その後、シリコン基板１５上の全面に第１のＮ型エピタ
キシャル層２０を例えば１０００人の厚さに形成すると
（ｅ）図に示すようになる。次に、上記第１のエピタキ
シャル層２０上の全面にフォトレジスト層を形成した後
、パターニングを行なって（ｆ）図に示すように上記ニ
ッケルシリサイド層１９上を除く部分をマスクするよう
にフォトレジスト層２１ａ、 ２１ｂを残存させる。そ
して、上記残存されたフォトレジスト層２１ａ、 ２１
ｂをマスクとしてヒ素を加速電圧３０〜５０ Ｋ ｅ
Ｖ 、 ドーズｆｆ１１〜５Ｘ１０１５ｃｍ−２の
条件でイオン注入する。続いて、上記イオン注入のマス
クとして用いたフォトレジスト層２１ａ、 ２１ｂを除
去した後、熱処理を施して上記イオン注入によって乱さ
れたエピタキシャル層２０の結晶性の回復を図るととも
に、導入されたヒ素の電気的活性化を促してＮ小型の不
純物領域２２を形成する（（ｇ）図）。上記Ｎ小型の不
純物領域２２によりニッケルシリサイド層１９とエピタ
キシャル層２０との低抵抗性接触が得られる。次に、（
ｈ）図に示すように上記エピタキシャル層２０上に第２
のＮ型エピタキシャル層２３を所望の厚さだけ堆積形成
する。続いて、（ｉ）図に示す如く上記エピタキシャル
層２３のニッケルシリサイド層１９の周辺部上にＰ＋型
のアイソレーション領域２４ａ、２４ｂを形成した後、
例えばＬＯＣＯ３法により選択酸化を行なって素子分離
用のフィールド酸化膜２５を形成する。その後、エピタ
キシャル層２３にヒ素またはアンチモンのイオン注入を
行なって上記ニッケルシリサイド層１９に接するＮ小型
の不純物領域２６を形成するとともに、ボロンのイオン
注入を行なってベース領域となるＰ型不純物領域２７を
形成する（（ｊ）図）。次に、上記Ｐ÷型不純物領域２
７上の薄い酸化膜に開孔を形成し、この開孔上にＮ型を
形成する不純物、例えばリンを含んだポリシリコン層２
８を形成する。続いて、ベース電極を導出するためのコ
ンタクト用の高濃度Ｐ＋型不純物領域を形成するために
、この不純物の形成予定領域を除いたマスク（フォトレ
ジストパターン）２９を形成し、このフォトレジストパ
ターン２９をマスクとして不純物のイオン注入を行なっ
た後、熱処理を行なってＰ＋型のコンタクト用不純物領
域３０を形成する。上記熱処理の際、ポリシリコン層２
７からＰ型不純物領域２７内に不純物（リン）が染み出
してエミッタ領域３１が形成される。そして、上記フォ
トレジストパターン２９を除去した後、全面に層間絶縁
膜３２を形成し、この層間絶縁膜３２のＮ生型不純物領
域２ｃ上、Ｐ＋型不純物領域３０上、およびポリシリコ
ン層２８上にそれぞれコンタクトホールを形成し、例え
ばアルミニウム層からなる電極配線パターン３３ａ〜３
３ｃを形成する。なお、３３ａはコレクタ電極、３３ｂ
はベース電極、３３Ｃはエミッタ電極である。
キシャル層２０を例えば１０００人の厚さに形成すると
（ｅ）図に示すようになる。次に、上記第１のエピタキ
シャル層２０上の全面にフォトレジスト層を形成した後
、パターニングを行なって（ｆ）図に示すように上記ニ
ッケルシリサイド層１９上を除く部分をマスクするよう
にフォトレジスト層２１ａ、 ２１ｂを残存させる。そ
して、上記残存されたフォトレジスト層２１ａ、 ２１
ｂをマスクとしてヒ素を加速電圧３０〜５０ Ｋ ｅ
Ｖ 、 ドーズｆｆ１１〜５Ｘ１０１５ｃｍ−２の
条件でイオン注入する。続いて、上記イオン注入のマス
クとして用いたフォトレジスト層２１ａ、 ２１ｂを除
去した後、熱処理を施して上記イオン注入によって乱さ
れたエピタキシャル層２０の結晶性の回復を図るととも
に、導入されたヒ素の電気的活性化を促してＮ小型の不
純物領域２２を形成する（（ｇ）図）。上記Ｎ小型の不
純物領域２２によりニッケルシリサイド層１９とエピタ
キシャル層２０との低抵抗性接触が得られる。次に、（
ｈ）図に示すように上記エピタキシャル層２０上に第２
のＮ型エピタキシャル層２３を所望の厚さだけ堆積形成
する。続いて、（ｉ）図に示す如く上記エピタキシャル
層２３のニッケルシリサイド層１９の周辺部上にＰ＋型
のアイソレーション領域２４ａ、２４ｂを形成した後、
例えばＬＯＣＯ３法により選択酸化を行なって素子分離
用のフィールド酸化膜２５を形成する。その後、エピタ
キシャル層２３にヒ素またはアンチモンのイオン注入を
行なって上記ニッケルシリサイド層１９に接するＮ小型
の不純物領域２６を形成するとともに、ボロンのイオン
注入を行なってベース領域となるＰ型不純物領域２７を
形成する（（ｊ）図）。次に、上記Ｐ÷型不純物領域２
７上の薄い酸化膜に開孔を形成し、この開孔上にＮ型を
形成する不純物、例えばリンを含んだポリシリコン層２
８を形成する。続いて、ベース電極を導出するためのコ
ンタクト用の高濃度Ｐ＋型不純物領域を形成するために
、この不純物の形成予定領域を除いたマスク（フォトレ
ジストパターン）２９を形成し、このフォトレジストパ
ターン２９をマスクとして不純物のイオン注入を行なっ
た後、熱処理を行なってＰ＋型のコンタクト用不純物領
域３０を形成する。上記熱処理の際、ポリシリコン層２
７からＰ型不純物領域２７内に不純物（リン）が染み出
してエミッタ領域３１が形成される。そして、上記フォ
トレジストパターン２９を除去した後、全面に層間絶縁
膜３２を形成し、この層間絶縁膜３２のＮ生型不純物領
域２ｃ上、Ｐ＋型不純物領域３０上、およびポリシリコ
ン層２８上にそれぞれコンタクトホールを形成し、例え
ばアルミニウム層からなる電極配線パターン３３ａ〜３
３ｃを形成する。なお、３３ａはコレクタ電極、３３ｂ
はベース電極、３３Ｃはエミッタ電極である。
このような構成によれば、埋込みコレクタ電極としてニ
ッケルシリサイド層を用いているので、拡散層で形成し
た場合よりも低抵抗であり、このニッケルシリサイドは
薄くできるので接合容量も小さくできる。従って、ＮＰ
Ｎトランジスタの動作速度を高速化できる。
ッケルシリサイド層を用いているので、拡散層で形成し
た場合よりも低抵抗であり、このニッケルシリサイドは
薄くできるので接合容量も小さくできる。従って、ＮＰ
Ｎトランジスタの動作速度を高速化できる。
従来用いられていたアンチモンを拡散して形成した埋込
み電極と、上記ニッケルシリサイド層を用いた埋込み電
極の抵抗値および接合容量を比較すると下表−１に示す
ようになる。但し、埋込み電極は１０μｍ×２０μｍの
面積としている。
み電極と、上記ニッケルシリサイド層を用いた埋込み電
極の抵抗値および接合容量を比較すると下表−１に示す
ようになる。但し、埋込み電極は１０μｍ×２０μｍの
面積としている。
表−１
なお、上記実施例では面方位（１００）のシリコン基板
１５上にニッケルを堆積させてエピタキシャルニッケル
シリサイド層１９を形成したが、半導体との化合物を生
成するための金属はニッケルに限られるものではなく、
例えば面方位（１１１）のシリコン基板であればコバル
トやパラジウム等を用いることにより上記実施例と同様
な構造および特性の埋込み層が形成できる。
１５上にニッケルを堆積させてエピタキシャルニッケル
シリサイド層１９を形成したが、半導体との化合物を生
成するための金属はニッケルに限られるものではなく、
例えば面方位（１１１）のシリコン基板であればコバル
トやパラジウム等を用いることにより上記実施例と同様
な構造および特性の埋込み層が形成できる。
第２図（ａ）〜（ｅ）はこの発明の他の実施例を示すも
ので、０ＭＯ３構造の半導体装置におけるウェル領域の
下に埋込み層を形成したものである。第２図では前記第
１図（ｈ）以降の製造工程を示しており、前記第１図と
同一部分には同じ符号を付している。但し、第２図では
前記第１図（ｈ）の場合とはエピタキシャル層２０．２
３の導電型が異なっている。すなわち、ニッケルシリサ
イド層１９上に第１のＰ型エピタキシャル層２０を形成
してこのニッケルシリサイド層１９上に不純物領域２２
を形成した後、全面に第２のＰ型エピタキシャル層２３
を形成する。そして、選択的な不純物のイオン注入を行
なってＮ型のウェル領域３４を形成した状態が（ａ）図
である。次に、（ｂ）図に示すように例えばＬＯＣＯＳ
法によって基板表面の選択酸化を行ない、素子分離用の
フィールド酸化膜３５を形成する。次に、上記フィール
ド酸化膜３５で分離された素子領域上にゲート絶縁膜と
なる熱酸化膜３Ｂを形成する（（Ｃ）図）。その後、全
面にポリシリコン層を堆積形成してバターニングを行な
い、ゲート電極３７． 、３７２を形成し、これらのゲ
ート電極３７□、３７２をマスクとしてＰ型およびＮ型
を形成する不純物のイオン注入をそれぞれ行ない、Ｎチ
ャネル型ＭＯ５）ランジスタＱｌのソース、ドレイン領
域３８ａ、３８ｂｓおよびＰチャネル型ＭＯＳ）ランジ
スタＱ２のソース、ドレイン領域３９ａ、 ３９ｂをそ
れぞれ形成する（（ｄ）図）。
ので、０ＭＯ３構造の半導体装置におけるウェル領域の
下に埋込み層を形成したものである。第２図では前記第
１図（ｈ）以降の製造工程を示しており、前記第１図と
同一部分には同じ符号を付している。但し、第２図では
前記第１図（ｈ）の場合とはエピタキシャル層２０．２
３の導電型が異なっている。すなわち、ニッケルシリサ
イド層１９上に第１のＰ型エピタキシャル層２０を形成
してこのニッケルシリサイド層１９上に不純物領域２２
を形成した後、全面に第２のＰ型エピタキシャル層２３
を形成する。そして、選択的な不純物のイオン注入を行
なってＮ型のウェル領域３４を形成した状態が（ａ）図
である。次に、（ｂ）図に示すように例えばＬＯＣＯＳ
法によって基板表面の選択酸化を行ない、素子分離用の
フィールド酸化膜３５を形成する。次に、上記フィール
ド酸化膜３５で分離された素子領域上にゲート絶縁膜と
なる熱酸化膜３Ｂを形成する（（Ｃ）図）。その後、全
面にポリシリコン層を堆積形成してバターニングを行な
い、ゲート電極３７． 、３７２を形成し、これらのゲ
ート電極３７□、３７２をマスクとしてＰ型およびＮ型
を形成する不純物のイオン注入をそれぞれ行ない、Ｎチ
ャネル型ＭＯ５）ランジスタＱｌのソース、ドレイン領
域３８ａ、３８ｂｓおよびＰチャネル型ＭＯＳ）ランジ
スタＱ２のソース、ドレイン領域３９ａ、 ３９ｂをそ
れぞれ形成する（（ｄ）図）。
そして、全面に層間絶縁膜４０を形成し、上記各ＭＯＳ
トランジスタＱｌ、Ｑ２のソース、ドレイン領域３８ａ
、 Ｈｂ、 ３９ａ、 ３９ｂ上、およびゲート電極３
７１ 、３７２上”の層間絶縁膜４０にコンタクトホー
ルを形成した後、この層ｍ】絶縁膜４０上にアルミニウ
ム層からなる配線パターン４１ａ〜４１ｆを形成してＣ
ＭＯＳ型の半導体装置を完成する。
トランジスタＱｌ、Ｑ２のソース、ドレイン領域３８ａ
、 Ｈｂ、 ３９ａ、 ３９ｂ上、およびゲート電極３
７１ 、３７２上”の層間絶縁膜４０にコンタクトホー
ルを形成した後、この層ｍ】絶縁膜４０上にアルミニウ
ム層からなる配線パターン４１ａ〜４１ｆを形成してＣ
ＭＯＳ型の半導体装置を完成する。
このような構成によれば、シリコン基板１５． ウェ
ル領域３４およびソース、ドレイン領域３９ａ。
ル領域３４およびソース、ドレイン領域３９ａ。
３９ｂによって形成される寄生バイポーラトランジスタ
のベース抵抗を下げることができるので、このバイポー
ラトランジスタの電流増幅率ｈＦεを低下させることが
でき、ＣＭＯ８型半導体装置において問題となるラッチ
アップの発生を抑制できる。
のベース抵抗を下げることができるので、このバイポー
ラトランジスタの電流増幅率ｈＦεを低下させることが
でき、ＣＭＯ８型半導体装置において問題となるラッチ
アップの発生を抑制できる。
［発明の効果］
以上説明したようにこの発明によれば、低抵抗で且つ接
合容量の小さい埋込み層を有する半導体装置およびその
製造方法が得られる。
合容量の小さい埋込み層を有する半導体装置およびその
製造方法が得られる。
第１図はこの発明の一実施例に係わる半導体装置および
その製造方法について説明するための図、第２図はこの
発明の他の実施例について説明するための図、第３図は
従来の半導体装置およびその製造方法について説明する
ための図である。 １５・・・シリコン基板（半導体基板）、１９・・・ニ
ッケルシリサイド層（金属と半導体との化合物層）、２
０・・・第１のエピタキシャル層、２２・・・不純物領
域、２３・・・第２のエピタキシャル層。 出願人代理人 弁理士 鈴江武彦 第１０
その製造方法について説明するための図、第２図はこの
発明の他の実施例について説明するための図、第３図は
従来の半導体装置およびその製造方法について説明する
ための図である。 １５・・・シリコン基板（半導体基板）、１９・・・ニ
ッケルシリサイド層（金属と半導体との化合物層）、２
０・・・第１のエピタキシャル層、２２・・・不純物領
域、２３・・・第２のエピタキシャル層。 出願人代理人 弁理士 鈴江武彦 第１０
Claims (2)
- （１）半導体基板と、この半導体基板の主表面上に形成
される金属と半導体との化合物層と、上記半導体基板お
よび上記化合物層上に形成され化合物層上に高濃度の不
純物を含む第１のエピタキシャル層と、この第１エピタ
キシャル層上に形成される第２のエピタキシャル層と、
上記化合物層上の上記第１、第２エピタキシャル層内に
形成される半導体素子とを具備することを特徴とする半
導体装置。 - （２）半導体基板の主表面上に金属層を形成する工程と
、熱処理を行なって上記金属と半導体との化合物層を形
成する工程と、全面に第１のエピタキシャル層を形成す
る工程と、この第１エピタキシャル層の上記化合物層上
に不純物を導入する工程と、上記第１エピタキシャル層
上に第２のエピタキシャル層を形成する工程と、上記化
合物層上の上記第１、第２のエピタキシャル層内に半導
体素子を形成する工程とを具備することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114007A JPS63278347A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62114007A JPS63278347A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63278347A true JPS63278347A (ja) | 1988-11-16 |
Family
ID=14626720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62114007A Pending JPS63278347A (ja) | 1987-05-11 | 1987-05-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63278347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1794806A4 (en) * | 2004-09-21 | 2011-06-29 | Ibm | METHOD OF COLLECTOR EDUCATION IN BICMOS TECHNOLOGY |
| CN103165443A (zh) * | 2011-12-16 | 2013-06-19 | 上海华虹Nec电子有限公司 | 一种绝缘栅晶体管器件及其制造工艺方法 |
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1987
- 1987-05-11 JP JP62114007A patent/JPS63278347A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1794806A4 (en) * | 2004-09-21 | 2011-06-29 | Ibm | METHOD OF COLLECTOR EDUCATION IN BICMOS TECHNOLOGY |
| CN103165443A (zh) * | 2011-12-16 | 2013-06-19 | 上海华虹Nec电子有限公司 | 一种绝缘栅晶体管器件及其制造工艺方法 |
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