JPS63149749A - 入出力サブシステムの診断方法 - Google Patents
入出力サブシステムの診断方法Info
- Publication number
- JPS63149749A JPS63149749A JP61298070A JP29807086A JPS63149749A JP S63149749 A JPS63149749 A JP S63149749A JP 61298070 A JP61298070 A JP 61298070A JP 29807086 A JP29807086 A JP 29807086A JP S63149749 A JPS63149749 A JP S63149749A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子計算機システムにおいて、入出力サブ
システムの動作を診断する診断方法に関するものである
。
システムの動作を診断する診断方法に関するものである
。
計算機システム本体内の入出力チャネル、端末装置とし
ての入出力制御装置（以下工■と略記する）及び入出力
装置（以下Ｉ１０と略記する）、ならびに入出力チャネ
ルからＩＯＣに至るチャネル・ケーブルと工「からＩｌ
ｏに至る装置ケーブルとを含めて仮に入出力サブシステ
ムと言い、この発明はこの入出力サブシステムにおいて
、特に計算機システム本体から一つのＶＯに到るパス（
信号径路）が複数個存在する場合の動作の診断方法に関
するものである。
ての入出力制御装置（以下工■と略記する）及び入出力
装置（以下Ｉ１０と略記する）、ならびに入出力チャネ
ルからＩＯＣに至るチャネル・ケーブルと工「からＩｌ
ｏに至る装置ケーブルとを含めて仮に入出力サブシステ
ムと言い、この発明はこの入出力サブシステムにおいて
、特に計算機システム本体から一つのＶＯに到るパス（
信号径路）が複数個存在する場合の動作の診断方法に関
するものである。
第１図は複数バス接続の入出力サブシステムの構成を示
すブロック図である。図において、（１）は計算機シス
テム本体、（２）は主記憶装置、（３ａ）、（３ｂ）は
それぞれＣＰＵ （中央処理装置）、（４ｍ）、（４ｂ
）はそれぞれＣＰＵ（３畠）、（３ｂ） （＝属する入
出力チャネル、（５ｍ）、（５ｂ）はそれぞれＩＯＣ、
（６ｍ）、（６ｂ）、（６ｃ） はそれぞれＩｌｏ
、 （ｌｌａ）、（ｌｌｂ）、（ｌｌｃ）、（ｌｉｄ）
はそれぞれチャネル・ケーブル、（１２ａ）、（１２ｂ
）はそれぞれ装置ケーブルである。例えばＩｌｏ （６
ｍ）について考えると、計算機システム本体（１）との
間のパスは（４ａ） −（ｌｌａ） −（５ａ） −（
１２ｍ） 、 （４ａ） −（ｌｌｃ）−（５ｂ） −
（１２ｂ） 、 （４ｂ） −（ｌｌｂ） −（５ａ）
−（１２ａ）。
すブロック図である。図において、（１）は計算機シス
テム本体、（２）は主記憶装置、（３ａ）、（３ｂ）は
それぞれＣＰＵ （中央処理装置）、（４ｍ）、（４ｂ
）はそれぞれＣＰＵ（３畠）、（３ｂ） （＝属する入
出力チャネル、（５ｍ）、（５ｂ）はそれぞれＩＯＣ、
（６ｍ）、（６ｂ）、（６ｃ） はそれぞれＩｌｏ
、 （ｌｌａ）、（ｌｌｂ）、（ｌｌｃ）、（ｌｉｄ）
はそれぞれチャネル・ケーブル、（１２ａ）、（１２ｂ
）はそれぞれ装置ケーブルである。例えばＩｌｏ （６
ｍ）について考えると、計算機システム本体（１）との
間のパスは（４ａ） −（ｌｌａ） −（５ａ） −（
１２ｍ） 、 （４ａ） −（ｌｌｃ）−（５ｂ） −
（１２ｂ） 、 （４ｂ） −（ｌｌｂ） −（５ａ）
−（１２ａ）。
（４ｂ） −（ｌｉｄ） −（５ｂ） −（１２ｂ）の
複数パスが存在し、この複数のパスのどのパスを経ても
Ｉｌｏ （６ａ）に対し入出力を行うことができるよう
に構成されている。この複数のパスのうちのどのパスを
使うかは各装置、各ケーブルのビジー（ＢＵＳＹ）
状態信号（使用中を示す信号）に従って制御される。
複数パスが存在し、この複数のパスのどのパスを経ても
Ｉｌｏ （６ａ）に対し入出力を行うことができるよう
に構成されている。この複数のパスのうちのどのパスを
使うかは各装置、各ケーブルのビジー（ＢＵＳＹ）
状態信号（使用中を示す信号）に従って制御される。
ところで、第１図に示すような入出力サブシステムを診
断する従来の診断方法では、あらかじめ定めたパスによ
る動作の試験だけしか行うことができなかりた。たとえ
ば、第１図においてｌ１０（６ａ）を試験するとき（ｌ
ｌａ） −（ｓａ） −（１２ａ）のパスによって試験
をするとあらかじめ定めた場合は（１ｌｂ）−（５ｍ）
−（１２ｍ） 、 （ｌｌｃ） −（５ｂ） −（１
２ｂ） 、 （ｌｉｄ）−（５ｂ） −（１２ｂ）のパ
スによる試験は行うことができなかりた。
断する従来の診断方法では、あらかじめ定めたパスによ
る動作の試験だけしか行うことができなかりた。たとえ
ば、第１図においてｌ１０（６ａ）を試験するとき（ｌ
ｌａ） −（ｓａ） −（１２ａ）のパスによって試験
をするとあらかじめ定めた場合は（１ｌｂ）−（５ｍ）
−（１２ｍ） 、 （ｌｌｃ） −（５ｂ） −（１
２ｂ） 、 （ｌｉｄ）−（５ｂ） −（１２ｂ）のパ
スによる試験は行うことができなかりた。
従来の診断方法は上記のように実行されたので、複数の
Ｉｌｏが工■や装置ケーブル、チャネル・ケーブル等（
：対する占有を競合する状態が発生したとき、この競合
がどのように処理されるかを試験することができないば
かりでなく、他のパスに接続している入出力チャネルや
ＩＯＣに関しての試験を行うためにすべてのパスをくり
返し試験しなければならないという問題点があった。
Ｉｌｏが工■や装置ケーブル、チャネル・ケーブル等（
：対する占有を競合する状態が発生したとき、この競合
がどのように処理されるかを試験することができないば
かりでなく、他のパスに接続している入出力チャネルや
ＩＯＣに関しての試験を行うためにすべてのパスをくり
返し試験しなければならないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、計算機システム本体を含めた入出力サブシス
テムの試験を短時間で行うことができ、競合時の各種処
理機能が正しく動作していることを診断することができ
る診断方法を提供することを目的としている。
たもので、計算機システム本体を含めた入出力サブシス
テムの試験を短時間で行うことができ、競合時の各種処
理機能が正しく動作していることを診断することができ
る診断方法を提供することを目的としている。
この発明の方法では一つのＩｌｏに到るパスがｎ個存在
するとき、そのＶＯの記憶領域をｎ個の領域に分割し、
分割した各領域をそれぞれ対応する一つのパスに割付け
るとともに、接続形態と圀ならびにＩＯＣのステータス
（状態）の正当性の試験を可能とし、短時間で複数パス
接続の計算機システムの試験を可能にした。
するとき、そのＶＯの記憶領域をｎ個の領域に分割し、
分割した各領域をそれぞれ対応する一つのパスに割付け
るとともに、接続形態と圀ならびにＩＯＣのステータス
（状態）の正当性の試験を可能とし、短時間で複数パス
接続の計算機システムの試験を可能にした。
工んの記憶領域の分割によって同−工んに対し同時に複
数パスにより同一のデータ転送を可能にするので、デー
タの正当性の確認ができる。
数パスにより同一のデータ転送を可能にするので、デー
タの正当性の確認ができる。
〔実施例〕
以下この発明の実施例を図面について説明する。
第１図はこの発明が適用される複数バス接続の入出力サ
ブシステムの構成を示すブロック図であって、既に従来
の方法に関して説明源である。
ブシステムの構成を示すブロック図であって、既に従来
の方法に関して説明源である。
第２図は、この発明の方法において主記憶装置（２）内
に格納されている診断関係プログラムを示し、（７）は
制御プログラム、（８１）、（８２）、（８３）、（８
４）はそれぞれテストプログラム、（９）はＩ１０構成
情報テーブル、（１０）はパス状態テーブルである。ま
た、第３図は、第１図のＩｌｏ （６ａ）について考え
た場合、（ｌｌａ） −（５ａ） −（１２ａ） （Ｄ
第１パス、（ｌｌｂ）−（５ａ）−（１２ａ）の第２パ
ス、（ｌｌｃ） −（５ｂ） −（１２ｂ）の第３パス
、（ｌｌａ） −（５ｂ） −（１２ｂ）の第４パスが
存在するので、これに従ってＩｌｏ （６ａ）のメモリ
領域を（６ａｌ）、（６ａ２）、（６ａ３）、（６ａ４
）に分割した例を示すブロック図である。領域（６ａｌ
）、（６ａ２）、（６ａ３）。
に格納されている診断関係プログラムを示し、（７）は
制御プログラム、（８１）、（８２）、（８３）、（８
４）はそれぞれテストプログラム、（９）はＩ１０構成
情報テーブル、（１０）はパス状態テーブルである。ま
た、第３図は、第１図のＩｌｏ （６ａ）について考え
た場合、（ｌｌａ） −（５ａ） −（１２ａ） （Ｄ
第１パス、（ｌｌｂ）−（５ａ）−（１２ａ）の第２パ
ス、（ｌｌｃ） −（５ｂ） −（１２ｂ）の第３パス
、（ｌｌａ） −（５ｂ） −（１２ｂ）の第４パスが
存在するので、これに従ってＩｌｏ （６ａ）のメモリ
領域を（６ａｌ）、（６ａ２）、（６ａ３）、（６ａ４
）に分割した例を示すブロック図である。領域（６ａｌ
）、（６ａ２）、（６ａ３）。
（６ａ４ ）にはそれぞれ第１．第２．第３．第４パス
だけにより接続するよう制御する。また、テストプログ
ラム（８１）、（８２）、（８３）、（８４）はそれぞ
れ第１゜第２．第３．第４パスに対するテストプログラ
ムである。
だけにより接続するよう制御する。また、テストプログ
ラム（８１）、（８２）、（８３）、（８４）はそれぞ
れ第１゜第２．第３．第４パスに対するテストプログラ
ムである。
この発明の方法の前処理としては、第３図に示すとおり
の領域分割を決定し、この分割した領域にそれぞれのパ
スを割付け、これに従ってエルがどのように分割されて
いるかを示すＩ１０構成情報テーブル（９）と、各パス
に接続されているＩＯＣや工０がどういう状態にあるか
（ビジー状態、すなわち、使用中の状態にあるか否か）
を示すパス状態テーブル（１０）と、各パスに対応して
診断を行う各テストプログラム（８１）〜（８４）と、
Ｉ１０構成情報テーブル（９）とバス状態テーブル（ｌ
Ｏ）とを参照し、各テストプログラム（８１）〜（８４
）の実行を制御する制御プログラム（７）とを作成して
主記憶装置内に格納しておく。
の領域分割を決定し、この分割した領域にそれぞれのパ
スを割付け、これに従ってエルがどのように分割されて
いるかを示すＩ１０構成情報テーブル（９）と、各パス
に接続されているＩＯＣや工０がどういう状態にあるか
（ビジー状態、すなわち、使用中の状態にあるか否か）
を示すパス状態テーブル（１０）と、各パスに対応して
診断を行う各テストプログラム（８１）〜（８４）と、
Ｉ１０構成情報テーブル（９）とバス状態テーブル（ｌ
Ｏ）とを参照し、各テストプログラム（８１）〜（８４
）の実行を制御する制御プログラム（７）とを作成して
主記憶装置内に格納しておく。
第４図は制御プログラム（７１の各プログラムステップ
を示すフローチャートで（Ｓｌ）〜（８１２） は各
ステップを示す。
を示すフローチャートで（Ｓｌ）〜（８１２） は各
ステップを示す。
次にこの発明の方法における動作について説明する。診
断開始時点では第２図の各テストプログラム（８１）〜
（８４）が同時に起動される。それにより、テストプロ
グラムからＩｌｏに対しての入出力動作要求が起ると制
御プログラム（７１が起動され、第４図のステップ（Ｓ
ｌ）に入る。ステップ（Ｓ２）ではそのパスに関するＩ
ＯＣの状態やＩｌｏの状態をバス状態テーブル（１０）
について調べて、この調査の結果、当該Ｉ／ｌ）が使用
可能であれば、（８３）で入出力動作を行い、その結果
のステータス（状態信号）が正常か異常かを（Ｓ４）で
判定し、異常であれば（Ｓ５）のエラー処理に入り、正
常であれば（Ｓ６）に入り入出力動作終了を待つ。（Ｓ
３）から（Ｓ５）又は（Ｓ６）が終了する間は当該パス
に関連する１１０゜１０Ｃは使用不可としてバス状態テ
ーブルに書込まれており、（３５）又は（Ｓ６）の終了
時点で使用可能状態に書換えられる。
断開始時点では第２図の各テストプログラム（８１）〜
（８４）が同時に起動される。それにより、テストプロ
グラムからＩｌｏに対しての入出力動作要求が起ると制
御プログラム（７１が起動され、第４図のステップ（Ｓ
ｌ）に入る。ステップ（Ｓ２）ではそのパスに関するＩ
ＯＣの状態やＩｌｏの状態をバス状態テーブル（１０）
について調べて、この調査の結果、当該Ｉ／ｌ）が使用
可能であれば、（８３）で入出力動作を行い、その結果
のステータス（状態信号）が正常か異常かを（Ｓ４）で
判定し、異常であれば（Ｓ５）のエラー処理に入り、正
常であれば（Ｓ６）に入り入出力動作終了を待つ。（Ｓ
３）から（Ｓ５）又は（Ｓ６）が終了する間は当該パス
に関連する１１０゜１０Ｃは使用不可としてバス状態テ
ーブルに書込まれており、（３５）又は（Ｓ６）の終了
時点で使用可能状態に書換えられる。
（Ｓ２）の判定がＮＯのときは（Ｓ７）で試験モードを
調べ、ビジー試験でないときは（８１１）に入−ｚ”ｃ
Ｉｌｏが使用可能となるまで待ち、ビジー試験の場合
だけ（Ｓ８）で入出力動作を行い、（８９）の判定でス
テータスとしてビジー信号が出力されたときは（８１０
）に入り使用可能割込みを待ち、ビジー信号以外のステ
ータスが出力された時はエラーとして（８１２）のエラ
ー処理を行う。
調べ、ビジー試験でないときは（８１１）に入−ｚ”ｃ
Ｉｌｏが使用可能となるまで待ち、ビジー試験の場合
だけ（Ｓ８）で入出力動作を行い、（８９）の判定でス
テータスとしてビジー信号が出力されたときは（８１０
）に入り使用可能割込みを待ち、ビジー信号以外のステ
ータスが出力された時はエラーとして（８１２）のエラ
ー処理を行う。
制御プログラム（７）の上述のような制御により、たと
えば（Ｓ７） −（８８） −（Ｓ９）から競合の場合
の処理の正当性を確認することができ、また、各パスを
経て同一のデータの入出力を行うことで、データ転送の
正当性を確認することができる。
えば（Ｓ７） −（８８） −（Ｓ９）から競合の場合
の処理の正当性を確認することができ、また、各パスを
経て同一のデータの入出力を行うことで、データ転送の
正当性を確認することができる。
第５図はこの発明を適用することができる複数パス接続
の入出力サブシステムの他の構成例を示すブロック図で
、第１図と同一符号は同−又は相当部分を示し、（ｌａ
）、（ｌｂ）はそれぞれ計算機システム本体である７
筑１図に示す例は計算機システム本体（１）ｌ系列の中
に２系列のＣＰＵと入出力チャネルが含まれているが、
第５図に示す例では計算機システム本体を２系列備えて
いる他は第１図の構成と同様であり、したがってこの発
明の方法が第５図に示す構成のシステムにも適用できる
ことは明らかである。
の入出力サブシステムの他の構成例を示すブロック図で
、第１図と同一符号は同−又は相当部分を示し、（ｌａ
）、（ｌｂ）はそれぞれ計算機システム本体である７
筑１図に示す例は計算機システム本体（１）ｌ系列の中
に２系列のＣＰＵと入出力チャネルが含まれているが、
第５図に示す例では計算機システム本体を２系列備えて
いる他は第１図の構成と同様であり、したがってこの発
明の方法が第５図に示す構成のシステムにも適用できる
ことは明らかである。
以上のように、この発明によれば、接続されているパス
をすべて同時に使用して入出力サブシステムの診断を行
うので、短時間にすべてのパス及びＩＯＣに対して試験
をすることができ、かつ競合の試験も可能となるので、
高品質な診断が可能となる。
をすべて同時に使用して入出力サブシステムの診断を行
うので、短時間にすべてのパス及びＩＯＣに対して試験
をすることができ、かつ競合の試験も可能となるので、
高品質な診断が可能となる。
第１図はこの発明が適用される複数パス接続の入出力サ
ブシステムの構成の一例を示すブロック図、第２図はこ
の発明の方法において主記憶装置内に格納されている診
断関係のプログラムを宗すブロック図、第３図は各パス
に対し割付けたエルの分割領域を示すブロック図、第４
図は第２図に示す制御プログラムの各プログラムステッ
プを示フローチャート、第５図はこの発明が適用寄れる
複数パス接続の入出力サブシステムの構成の他の例を示
すブロック図。 （１１は計算機システム本体、（２）は主記憶装置、（
３ｍ）、（３ｂ）はそれぞれＣＰＵ、 （４ａ）、（
４ｂ）はそれぞれ入出力チャネル、（５ｍ）、（５ｂ）
それぞれ工■、（６１）−（６ｂ）、（６ｃ）はそれぞ
れエル、（６ａｌ）、（６ａ２）。 （６ａ３）、（６ａ４）はそれぞれＩｌｏ （６ｍ）内
の分割領域、（７）は制御プログラム、（８１）〜（８
４）は各テストプロブラム、（９）はＩ１０構成情報テ
ーブル、（１０）はパス状態テーブル、（ｌｌａ）、（
ｌｌｂ）、（ｌｉｅ）、（ｌｉｄ）はそれぞれチャネル
・ケーブル、（１２ａ）、（１２ｂ）はそれぞれ装置ケ
ーブル。 尚、図中同一符号は同−又は相当部分を示す。
ブシステムの構成の一例を示すブロック図、第２図はこ
の発明の方法において主記憶装置内に格納されている診
断関係のプログラムを宗すブロック図、第３図は各パス
に対し割付けたエルの分割領域を示すブロック図、第４
図は第２図に示す制御プログラムの各プログラムステッ
プを示フローチャート、第５図はこの発明が適用寄れる
複数パス接続の入出力サブシステムの構成の他の例を示
すブロック図。 （１１は計算機システム本体、（２）は主記憶装置、（
３ｍ）、（３ｂ）はそれぞれＣＰＵ、 （４ａ）、（
４ｂ）はそれぞれ入出力チャネル、（５ｍ）、（５ｂ）
それぞれ工■、（６１）−（６ｂ）、（６ｃ）はそれぞ
れエル、（６ａｌ）、（６ａ２）。 （６ａ３）、（６ａ４）はそれぞれＩｌｏ （６ｍ）内
の分割領域、（７）は制御プログラム、（８１）〜（８
４）は各テストプロブラム、（９）はＩ１０構成情報テ
ーブル、（１０）はパス状態テーブル、（ｌｌａ）、（
ｌｌｂ）、（ｌｉｅ）、（ｌｉｄ）はそれぞれチャネル
・ケーブル、（１２ａ）、（１２ｂ）はそれぞれ装置ケ
ーブル。 尚、図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 一つの入出力装置を制御するため複数のパスが設けられ
ている入出力サブシステムの動作を診断する入出力サブ
システムの診断方法において、当該サブシステムの当該
入出力装置に到るパスの総数を調べ、当該入出力装置の
記憶領域を上記パスの総数に等しい個数に分割し、各分
割領域を各パスにそれぞれ割り付け、この割り付けに従
って入出力装置構成情報テーブルを作成する段階、各パ
スに対してそれぞれテストプログラムを作成する段階、 各パスに対する各テストプログラム、上記入出力装置構
成情報テーブル、各パスについて当該パスに接続される
機器の状態を記憶するパス状態テーブル、及び上記入出
力装置構成情報テーブルとパス状態テーブルとを参照し
て各テストプログラムを制御する制御プログラムを主記
憶装置に格納する段階、 当該入出力サブシステムの診断開始時に各パスに対する
各テストプログラムを起動する段階、各テストプログラ
ムの動作において、いずれかのテストプログラムから当
該入出力装置に対しての入出力動作要求が発生したとき
、上記制御プログラムを起動し、上記入出力構成情報テ
ーブルと上記パス状態テーブルとを調べ、当該入出力装
置が使用可能なときは要求された入出力動作を実行し当
該入出力装置が使用不可の場合はテストプログラムによ
る試験モードがビジー状態試験である場合だけ、要求さ
れた入出力動作を実行し、その結果を示すステータス信
号としてビジー信号が出力されるか否かを検査し、其他
の場合は当該入出力装置が使用可能となるまで待つよう
制御する試験実行段階、 を備えたことを特徴とする入出力サブシステムの診断方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298070A JPS63149749A (ja) | 1986-12-15 | 1986-12-15 | 入出力サブシステムの診断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298070A JPS63149749A (ja) | 1986-12-15 | 1986-12-15 | 入出力サブシステムの診断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63149749A true JPS63149749A (ja) | 1988-06-22 |
Family
ID=17854751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298070A Pending JPS63149749A (ja) | 1986-12-15 | 1986-12-15 | 入出力サブシステムの診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63149749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013196336A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Ltd | 制御装置、ストレージ装置、ストレージ装置の試験方法及びストレージ装置の試験プログラム |
-
1986
- 1986-12-15 JP JP61298070A patent/JPS63149749A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013196336A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Ltd | 制御装置、ストレージ装置、ストレージ装置の試験方法及びストレージ装置の試験プログラム |
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