JPS63155694A - 多層複合セラミツク基板の製造方法 - Google Patents
多層複合セラミツク基板の製造方法Info
- Publication number
- JPS63155694A JPS63155694A JP30311186A JP30311186A JPS63155694A JP S63155694 A JPS63155694 A JP S63155694A JP 30311186 A JP30311186 A JP 30311186A JP 30311186 A JP30311186 A JP 30311186A JP S63155694 A JPS63155694 A JP S63155694A
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- JP
- Japan
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- ceramic substrate
- laminate
- multilayer composite
- composite ceramic
- conductive pattern
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、導電パターンと抵抗パターンとが被着された
複数の絶縁体シートを積層し、得られた積層体を焼成し
て多層複合セラミック基板を作る多層複合セラミック基
板の製造方法に関する。
複数の絶縁体シートを積層し、得られた積層体を焼成し
て多層複合セラミック基板を作る多層複合セラミック基
板の製造方法に関する。
従来、この種の多層複合セラミック基板の導電パターン
に使用する導体ペーストとして、高価な金ペーストの代
わりに安価な銀・パラジウム系ペーストを用いることが
試みられており、特に銀のマイグレーションを防止する
目的で銀８５〜８０重量％−パラジウム１５〜２０重量
％のものが用いられている。
に使用する導体ペーストとして、高価な金ペーストの代
わりに安価な銀・パラジウム系ペーストを用いることが
試みられており、特に銀のマイグレーションを防止する
目的で銀８５〜８０重量％−パラジウム１５〜２０重量
％のものが用いられている。
この導電パターンは、上記銀−パラジウム導体ペースト
を使用して通常、スクリーン印刷法によりセラミック・
グリーンシートでできた絶縁体シート上に形成されてい
る。導電パターン等が印刷された後、第６図に示すよう
に、複数の絶縁体シートを８！ｉ層して積層体１５を形
成し、焼成することにより、多層複合セラミック基板が
出来上がる。
を使用して通常、スクリーン印刷法によりセラミック・
グリーンシートでできた絶縁体シート上に形成されてい
る。導電パターン等が印刷された後、第６図に示すよう
に、複数の絶縁体シートを８！ｉ層して積層体１５を形
成し、焼成することにより、多層複合セラミック基板が
出来上がる。
この場合、焼成工程で、導電パターン１６から銀が蒸発
して、導電パターン１６のハンダ付は性が劣化するのを
防ぐために、積層体１５をセラミック基板１７に挟んで
、焼成炉で焼成している。
して、導電パターン１６のハンダ付は性が劣化するのを
防ぐために、積層体１５をセラミック基板１７に挟んで
、焼成炉で焼成している。
上述した従来の多層複合セラミック基板の製造方法は、
焼成工程中に、積層体１５の外面に出ている銀−パラジ
ウムの導電パターン１６が軟化し、導電パターン１６と
積層体１５を挟みこむセラミック基板１７とを接着する
ため、焼成後、積層体１５が焼成されてできた多層複合
セラミック基板からセラミック基板１７を剥がすときに
、導電パターン１６の一部がセラミック基板１７に付着
し、多層複合セラミック基板から導電パターン１６の一
部を剥離させてしまうという欠点がある。
焼成工程中に、積層体１５の外面に出ている銀−パラジ
ウムの導電パターン１６が軟化し、導電パターン１６と
積層体１５を挟みこむセラミック基板１７とを接着する
ため、焼成後、積層体１５が焼成されてできた多層複合
セラミック基板からセラミック基板１７を剥がすときに
、導電パターン１６の一部がセラミック基板１７に付着
し、多層複合セラミック基板から導電パターン１６の一
部を剥離させてしまうという欠点がある。
本発明の多層複合セラミック基板の製造方法は、焼成工
程においてセラミック基板で積層体を挟みこんで焼成す
る際に該セラミック基板が積層体の導電パターンと接触
しないようにする凸部を積層体の上面および下面の導電
パターンと抵抗パターンとが形成されていない部位に形
成する工程を含む。
程においてセラミック基板で積層体を挟みこんで焼成す
る際に該セラミック基板が積層体の導電パターンと接触
しないようにする凸部を積層体の上面および下面の導電
パターンと抵抗パターンとが形成されていない部位に形
成する工程を含む。
したがって、焼成後、セラミック基板を多層複合セラミ
ック基板からはずすとき、導電パターンをはがすことが
ない。
ック基板からはずすとき、導電パターンをはがすことが
ない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の多層複合セラミック基板の製造方法に
より加圧成形された積層体の第１の実施例の斜視図、第
２図は第１図の積層体１の加圧成形前の拡大分解断面図
、第３図は第１図の積層体１を焼成するときの状態を示
す側面図である。
より加圧成形された積層体の第１の実施例の斜視図、第
２図は第１図の積層体１の加圧成形前の拡大分解断面図
、第３図は第１図の積層体１を焼成するときの状態を示
す側面図である。
まず、セラミック・グリーンシートでできた絶縁体シー
ト５．６．７にそれぞれヴイアホール５１ａ、５１ｂ、
５１ｃ、６１ａ、６１ｂ、７１ａ、７１ｂ、を設（プる
。次に、絶縁体シート５のヴイアホール５１ａ、５１ｂ
に、導体ペースト（銀８５重量％、パラジウム１５重量
％）を埋込むように、導電パターン５２を印刷形成する
。次に、絶縁体シート６に抵抗ペーストで抵抗パターン
６３を印刷し、ヴイアホール６１ａに導体ペーストを埋
込むように導電パターン６２を印刷し、抵抗パターン６
３の電極部となる導電パターン６４とコンデンサの電極
となる導電パターン６５とを印刷し、導電パターン６４
．６５と接続する導電パターン６６を印刷形成する。絶
縁体シート７にコンデンサの電極となる導電パターン７
３と、導電パターン７３と接続された導電パターン７４
とを印刷し、絶縁体シート７の下面に、ヴイアホール７
１ｂに導体ペーストを埋込むように導電パターン７４と
接続して導電パターン７５を印刷し、ヴイアホール７１
ａに導体ペーストを埋込むように絶縁体シート７の下面
に導電パターン７２を印刷形成する。次に、印刷形成さ
れた絶縁体シート５．６．７を所定の金型に入れて積層
した後、温度１２０℃圧力２５０Ｋｇ／ｃｒＡで加圧成
形して外周部に高さ約０．５＃、幅約０．５ ｍの凸部
を有する積層体１（第１図）を形成する。次いで、第３
図に示すように積層体１をセラミック基板（アルミナ）
２の間に置き、温度８５０℃で焼成する。焼成後、セラ
ミック基板２を積層体１が焼成されてできた多層複合セ
ラミック基板よりはずす。そしてこの多層複合セラミッ
ク基板の凸部を切断することにより、多層複合セラミッ
ク基板が完成する。ここで、セラミック基板２を積層体
１が焼成されてできた多層複合セラミック基板よりはず
すとき、多層複合セラミック基板の外周部の凸部により
、多層複合セラミック基板の導電パターンとセラミック
基板２どの間にすき間が形成されているので、導電パタ
ーン５２，７２．７５が剥離することはない。
ト５．６．７にそれぞれヴイアホール５１ａ、５１ｂ、
５１ｃ、６１ａ、６１ｂ、７１ａ、７１ｂ、を設（プる
。次に、絶縁体シート５のヴイアホール５１ａ、５１ｂ
に、導体ペースト（銀８５重量％、パラジウム１５重量
％）を埋込むように、導電パターン５２を印刷形成する
。次に、絶縁体シート６に抵抗ペーストで抵抗パターン
６３を印刷し、ヴイアホール６１ａに導体ペーストを埋
込むように導電パターン６２を印刷し、抵抗パターン６
３の電極部となる導電パターン６４とコンデンサの電極
となる導電パターン６５とを印刷し、導電パターン６４
．６５と接続する導電パターン６６を印刷形成する。絶
縁体シート７にコンデンサの電極となる導電パターン７
３と、導電パターン７３と接続された導電パターン７４
とを印刷し、絶縁体シート７の下面に、ヴイアホール７
１ｂに導体ペーストを埋込むように導電パターン７４と
接続して導電パターン７５を印刷し、ヴイアホール７１
ａに導体ペーストを埋込むように絶縁体シート７の下面
に導電パターン７２を印刷形成する。次に、印刷形成さ
れた絶縁体シート５．６．７を所定の金型に入れて積層
した後、温度１２０℃圧力２５０Ｋｇ／ｃｒＡで加圧成
形して外周部に高さ約０．５＃、幅約０．５ ｍの凸部
を有する積層体１（第１図）を形成する。次いで、第３
図に示すように積層体１をセラミック基板（アルミナ）
２の間に置き、温度８５０℃で焼成する。焼成後、セラ
ミック基板２を積層体１が焼成されてできた多層複合セ
ラミック基板よりはずす。そしてこの多層複合セラミッ
ク基板の凸部を切断することにより、多層複合セラミッ
ク基板が完成する。ここで、セラミック基板２を積層体
１が焼成されてできた多層複合セラミック基板よりはず
すとき、多層複合セラミック基板の外周部の凸部により
、多層複合セラミック基板の導電パターンとセラミック
基板２どの間にすき間が形成されているので、導電パタ
ーン５２，７２．７５が剥離することはない。
このようにして得られた多層複合セラミック基板の導電
パターン５２．７２．７５にフラックスを塗布し、湿度
２３０℃に保った共晶ハンダに３〜５秒浸漬して導電パ
ターン５２，７２．７５にハンダ付けを行なった結果、
ハンダは導電パターン５２，７２．７５の表面積の９０
％以上に付き、良好なハンダ付【ブ性を示した。この原
因は、積層体１の外周部に形成した凸部の高さが約０．
５ ｍｍであるために、積層体１とセラミック基板２と
の間に空間があるにかかわらず、その空間体積が少なく
、導電パターン５２，７２．７５からの銀の蒸発量が少
ないためである。第４図は本発明の多層セラミック基板
の製造方法による積層体の第２の実施例の斜視図、第５
図は第４図の積層体１１を焼成するときの状態を示す側
面図である。
パターン５２．７２．７５にフラックスを塗布し、湿度
２３０℃に保った共晶ハンダに３〜５秒浸漬して導電パ
ターン５２，７２．７５にハンダ付けを行なった結果、
ハンダは導電パターン５２，７２．７５の表面積の９０
％以上に付き、良好なハンダ付【ブ性を示した。この原
因は、積層体１の外周部に形成した凸部の高さが約０．
５ ｍｍであるために、積層体１とセラミック基板２と
の間に空間があるにかかわらず、その空間体積が少なく
、導電パターン５２，７２．７５からの銀の蒸発量が少
ないためである。第４図は本発明の多層セラミック基板
の製造方法による積層体の第２の実施例の斜視図、第５
図は第４図の積層体１１を焼成するときの状態を示す側
面図である。
前述の実施例では積層体１の外周部全部に凸部を形成し
たが、本実施例では積層体１１の四隅に一辺の長さが約
０．５ ｍｍの立方体状の凸部を形成したものである。
たが、本実施例では積層体１１の四隅に一辺の長さが約
０．５ ｍｍの立方体状の凸部を形成したものである。
その結果、前述の例と同様に導電パターンの剥離も発生
せず、半田付性のよい外部導電パターンを有する多層複
合セラミック基板が得られた。
せず、半田付性のよい外部導電パターンを有する多層複
合セラミック基板が得られた。
以上説明したように本発明は、焼成工程において、セラ
ミック基板が積層体の上面および下面の導電パターンと
接触しないようにする凸部を積層体の上面および下面に
形成することにより、焼成工程で、積層体の上面および
下面を覆うセラミック基板と積層体の外面層に形成され
た導電パターンとが接着しないため、焼成後、剥離のな
い、かつハンダ付は性の良好な外部導電パターンをもっ
た多層複合セラミック基板が得られる効果がある。
ミック基板が積層体の上面および下面の導電パターンと
接触しないようにする凸部を積層体の上面および下面に
形成することにより、焼成工程で、積層体の上面および
下面を覆うセラミック基板と積層体の外面層に形成され
た導電パターンとが接着しないため、焼成後、剥離のな
い、かつハンダ付は性の良好な外部導電パターンをもっ
た多層複合セラミック基板が得られる効果がある。
第１図は本発明の多層複合セラミック基板の製造方法に
より加圧成形され７ｊ積層体１の第１の実施例の斜視図
、第２図は第１図の積層体１の加圧成形前の拡大分解断
面図、第３図は第１図の積層体１を焼成するときの状態
を示す側面図、第４図は本発明による積層体の第２の実
施例を示す斜視図、第５図は第４図の積層体１１を焼成
するときの状態を示す側面図、第６図は従来方法を示す
図である。 １．１１・・・積層体、 １ａ、１１ａ・・・凸部、２
．１２・・・セラミック基板、 ５．６．７・・・絶縁体シー１−１ ５１ ａ、５１ ｂ、５１ ｃ、−・・ヴイアホール、
５２・・・導電パターン、 ６１ａ、６１ｔ）−ヴイアホール、 ６２．６４．６５．６６．６７・・・導電パターン、６
３・・・抵抗パターン、 ７１ａ、７１．ｂ・・・ヴイアホール、７２．７３．７
４．７５・・・導電パターン。 特許出願人 日本電気株式会社 １ａ凸録 第２図 １７仏ラミ１．り１１反 奴 ０１．・７
より加圧成形され７ｊ積層体１の第１の実施例の斜視図
、第２図は第１図の積層体１の加圧成形前の拡大分解断
面図、第３図は第１図の積層体１を焼成するときの状態
を示す側面図、第４図は本発明による積層体の第２の実
施例を示す斜視図、第５図は第４図の積層体１１を焼成
するときの状態を示す側面図、第６図は従来方法を示す
図である。 １．１１・・・積層体、 １ａ、１１ａ・・・凸部、２
．１２・・・セラミック基板、 ５．６．７・・・絶縁体シー１−１ ５１ ａ、５１ ｂ、５１ ｃ、−・・ヴイアホール、
５２・・・導電パターン、 ６１ａ、６１ｔ）−ヴイアホール、 ６２．６４．６５．６６．６７・・・導電パターン、６
３・・・抵抗パターン、 ７１ａ、７１．ｂ・・・ヴイアホール、７２．７３．７
４．７５・・・導電パターン。 特許出願人 日本電気株式会社 １ａ凸録 第２図 １７仏ラミ１．り１１反 奴 ０１．・７
Claims (1)
- 【特許請求の範囲】 導電パターンと抵抗パターンとが被着された複数の絶
縁体シートを積層し、得られた積層体を焼成して多層複
合セラミック基板を作る多層複合セラミック基板の製造
方法において、 焼成工程においてセラミック基板で積層体を挟みこんで
焼成する際に該セラミック基板が積層体の導電パターン
と接触しないようにする凸部を積層体の上面および下面
の導電パターンと抵抗パターンが形成されていない部位
に形成する工程を含むことを特徴とする多層複合セラミ
ック基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30311186A JPS63155694A (ja) | 1986-12-18 | 1986-12-18 | 多層複合セラミツク基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30311186A JPS63155694A (ja) | 1986-12-18 | 1986-12-18 | 多層複合セラミツク基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155694A true JPS63155694A (ja) | 1988-06-28 |
Family
ID=17917015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30311186A Pending JPS63155694A (ja) | 1986-12-18 | 1986-12-18 | 多層複合セラミツク基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8780554B2 (en) | 2009-10-16 | 2014-07-15 | Fujitsu Limited | Electronic device |
-
1986
- 1986-12-18 JP JP30311186A patent/JPS63155694A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8780554B2 (en) | 2009-10-16 | 2014-07-15 | Fujitsu Limited | Electronic device |
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