JPS6316656A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6316656A JPS6316656A JP61161124A JP16112486A JPS6316656A JP S6316656 A JPS6316656 A JP S6316656A JP 61161124 A JP61161124 A JP 61161124A JP 16112486 A JP16112486 A JP 16112486A JP S6316656 A JPS6316656 A JP S6316656A
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- JP
- Japan
- Prior art keywords
- region
- forming
- film
- semiconductor device
- conductivity type
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に電界効果１
〜ランジスタとバイポーラトランジスタとを有する集積
回路を含む半導体装置の製造方法に関する。
〜ランジスタとバイポーラトランジスタとを有する集積
回路を含む半導体装置の製造方法に関する。
〔従来の技術１
最近、半導体装置の応用範囲が広がるにつれて、電界効
果トランジスタとバイポーラトランジスタとの両者を含
むいわゆるＢｉＭＯ３集積回路製品の種類も増え一般的
なものとなって来た、□しかし、従来、バイポーラトラ
ンジスタを回路素子一部として含むＢｉＭＯ３集積回路
例えばＢｉｃＭＯｓ集積回路においては、ＣＭＯ３装置
の製造工程内に新らたにバイポーラトランジスタ製造用
の工程を追加する事により製造するが、又はＣＭＯ３装
置製造中に形成される寄生バイポーラトランジスタを利
用していた。
果トランジスタとバイポーラトランジスタとの両者を含
むいわゆるＢｉＭＯ３集積回路製品の種類も増え一般的
なものとなって来た、□しかし、従来、バイポーラトラ
ンジスタを回路素子一部として含むＢｉＭＯ３集積回路
例えばＢｉｃＭＯｓ集積回路においては、ＣＭＯ３装置
の製造工程内に新らたにバイポーラトランジスタ製造用
の工程を追加する事により製造するが、又はＣＭＯ３装
置製造中に形成される寄生バイポーラトランジスタを利
用していた。
上述した従来の半導体装置の製造方法は、例えばＣＭ
ＯＳ装置の製造過程で共に形成される寄生のバイポーラ
トランジスタを構成素子として回路内に取込むには、寄
生のバイポーラトランジスタの電気的特性の制御が困難
である為、再現性が悪いという欠点があり、又バイポー
ラトランジスタ形成用のマスク工程を別に追加して形成
する製造方法の場合は、再現性は改善されるが製造工程
が長くなるという欠点がある。
ＯＳ装置の製造過程で共に形成される寄生のバイポーラ
トランジスタを構成素子として回路内に取込むには、寄
生のバイポーラトランジスタの電気的特性の制御が困難
である為、再現性が悪いという欠点があり、又バイポー
ラトランジスタ形成用のマスク工程を別に追加して形成
する製造方法の場合は、再現性は改善されるが製造工程
が長くなるという欠点がある。
本発明の目的は、製造工程を増加せずに再現性良くバイ
ポーラトランジスタを電界効果トランジスタを含む回路
素子と共に同時に製造出来る半導体装置の製造方法を提
供することにある。
ポーラトランジスタを電界効果トランジスタを含む回路
素子と共に同時に製造出来る半導体装置の製造方法を提
供することにある。
本発明の半導体装置の製造方法は、−導電型の半導体基
板に反対導電型のウェルを形成する工程と、前記ウェル
内に一導電型のベース領域を形成すると同時に前記ウェ
ル以外の前記半導体基板に一導電型の反転防止領域を形
成する工程と、前記ウェル及び前記反転防止領域以外の
前記半導体基板に反対導電型のソース領域及びドレイン
領域を形成すると同時に前記ベース領域内に反対導電型
のエミ・・ツタ領域を形成する工程とを含んで構成され
る。
板に反対導電型のウェルを形成する工程と、前記ウェル
内に一導電型のベース領域を形成すると同時に前記ウェ
ル以外の前記半導体基板に一導電型の反転防止領域を形
成する工程と、前記ウェル及び前記反転防止領域以外の
前記半導体基板に反対導電型のソース領域及びドレイン
領域を形成すると同時に前記ベース領域内に反対導電型
のエミ・・ツタ領域を形成する工程とを含んで構成され
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ＞に示すように、Ｎウェル２ａ、２ｂを形成
したＰ型シリコン基板１に反転防止領域形成用のレジス
ト膜５ａ〜５Ｃを、窒化膜３ａ〜３Ｃ及びレジス１〜膜
４ａ〜４Ｃを形成した後、所定の形に形成する。
したＰ型シリコン基板１に反転防止領域形成用のレジス
ト膜５ａ〜５Ｃを、窒化膜３ａ〜３Ｃ及びレジス１〜膜
４ａ〜４Ｃを形成した後、所定の形に形成する。
次に、第１図（ｂ）に示すように、反転防止領域形成用
のレジストＩｔ！５ａをマスクとしてベース領域形成の
為窒化膜３ａ上のレジスト膜４ａの一部を除去すると共
に１、更にＰ型不純物をイオン注入してベース領域とな
るＰ＋層６と反転防止領域７を形成する。
のレジストＩｔ！５ａをマスクとしてベース領域形成の
為窒化膜３ａ上のレジスト膜４ａの一部を除去すると共
に１、更にＰ型不純物をイオン注入してベース領域とな
るＰ＋層６と反転防止領域７を形成する。
その後、第１図（Ｃ＞に示すように、レジスト膜５ａ〜
５ｃ及びレジスｌ−膜４ａ〜４Ｃを除去して、ＬＯＧＯ
３酸化を行いフィールド領域上の酸化膜１０を形成し、
次に所定の拡散領域上にＮ゛型のエミッタ領域８ａ、コ
レクタ領域のコンタクト部８ｄ並びにＮＭＯ３のソース
領域８ｂ及びドレイン領域８Ｃを形成した後に、更に、
Ｎウェル２ｂ内にＰＭＯ３も形成し、この実施例を説明
するためのＢ１ＣＭＯＳ集積回路が出来る。
５ｃ及びレジスｌ−膜４ａ〜４Ｃを除去して、ＬＯＧＯ
３酸化を行いフィールド領域上の酸化膜１０を形成し、
次に所定の拡散領域上にＮ゛型のエミッタ領域８ａ、コ
レクタ領域のコンタクト部８ｄ並びにＮＭＯ３のソース
領域８ｂ及びドレイン領域８Ｃを形成した後に、更に、
Ｎウェル２ｂ内にＰＭＯ３も形成し、この実施例を説明
するためのＢ１ＣＭＯＳ集積回路が出来る。
ここで、レジスト膜５ａ〜５Ｃの厚さはレジスト膜４ａ
〜４Ｃより十分厚いものを使う必要がある。
〜４Ｃより十分厚いものを使う必要がある。
又、両方のレジスト膜４ａ〜４Ｃ及び５ａ〜５Ｃは、特
性が同じ材質でも異なっても良い。
性が同じ材質でも異なっても良い。
以上説明したように本発明は、電界効果トランジスタと
バイポーラトランジスタを含む半導体装置のバイポーラ
トランジスタをウェル内に形成することによって電界効
果トランジスタの工程に特別の工程を追加せずにバイポ
ーラトランジスタを再現性良く製造できるという効果が
ある。
バイポーラトランジスタを含む半導体装置のバイポーラ
トランジスタをウェル内に形成することによって電界効
果トランジスタの工程に特別の工程を追加せずにバイポ
ーラトランジスタを再現性良く製造できるという効果が
ある。
更に又、本発明は、反転防止領域形成用のイオン注入に
よって、ウェル内にベース領域を形成するのでベース領
域を十分薄くする事ができ、電流増幅率の高いバイポー
ラトランジスタを得ることができるという効果もある。
よって、ウェル内にベース領域を形成するのでベース領
域を十分薄くする事ができ、電流増幅率の高いバイポー
ラトランジスタを得ることができるという効果もある。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２ａ、２ｂ・・・Ｎウェル
、３ａ、３ｂ、３ｃｍ窒化膜、４ａ、４ｂ、４ｃ、５ａ
、５ｂ、５ｃ・・・レジスト膜、６・・・ベース領域、
７・・・反転防止領域、８ａ・・・エミッタ領域、８ｂ
・・・ソース領域、８Ｃ・・・ドレイン領域、８ｄ・・
・コンタクト領域、９ａ・・・ソース領域、９ｂ・・・
ドレイン領域、１０・・・酸化膜、１］、ａ、ｌｌｂ・
・・ゲート電極。
めの工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２ａ、２ｂ・・・Ｎウェル
、３ａ、３ｂ、３ｃｍ窒化膜、４ａ、４ｂ、４ｃ、５ａ
、５ｂ、５ｃ・・・レジスト膜、６・・・ベース領域、
７・・・反転防止領域、８ａ・・・エミッタ領域、８ｂ
・・・ソース領域、８Ｃ・・・ドレイン領域、８ｄ・・
・コンタクト領域、９ａ・・・ソース領域、９ｂ・・・
ドレイン領域、１０・・・酸化膜、１］、ａ、ｌｌｂ・
・・ゲート電極。
Claims (1)
- 一導電型の半導体基板に反対導電型のウェルを形成する
工程と、前記ウェル内に一導電型のベース領域を形成す
ると同時に前記ウェル以外の前記半導体基板に一導電型
の反転防止領域を形成する工程と、前記ウェル及び前記
反転防止領域以外の前記半導体基板に反対導電型のソー
ス領域及びドレイン領域を形成すると同時に前記ベース
領域内に反対導電型のエミッタ領域を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161124A JPS6316656A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61161124A JPS6316656A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6316656A true JPS6316656A (ja) | 1988-01-23 |
Family
ID=15729059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61161124A Pending JPS6316656A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6316656A (ja) |
-
1986
- 1986-07-08 JP JP61161124A patent/JPS6316656A/ja active Pending
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