JPS63191500A - 時分割交換スイツチ - Google Patents
時分割交換スイツチInfo
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- JPS63191500A JPS63191500A JP2259687A JP2259687A JPS63191500A JP S63191500 A JPS63191500 A JP S63191500A JP 2259687 A JP2259687 A JP 2259687A JP 2259687 A JP2259687 A JP 2259687A JP S63191500 A JPS63191500 A JP S63191500A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、共通伝送路上の時分割多重されたデータのタ
イムスロットを交換することで該データの入れ替えを行
なう時分割交換スイッチに関する。
イムスロットを交換することで該データの入れ替えを行
なう時分割交換スイッチに関する。
（従来の技術）
この種の時分割交換スイッチとしては、従来、シフトレ
ジスタをバッフ？メモリとして用いた時間スイッチが島
沖氏等により提案されている（■Ｆ Ｅ Ｅ Ｊ ｏ
ｕｒｎａｌ ５ｅｌｅｃｔｅｄ Ａ ｒｅａｓ ｉ
ｎ Ｃｏｍ１Ｉｌｕｎｉｃａｔｉｏｎｓ Ｖｏｌ、
５ＡＣ−４，Ｎｏ 、 １ 、１ｌｒ１゜３２−３８．
１９８６）。第４図はこの時間スイッチ、すなわち時分
割交換スイッチの構成を示ザ回路ブロック図である。
ジスタをバッフ？メモリとして用いた時間スイッチが島
沖氏等により提案されている（■Ｆ Ｅ Ｅ Ｊ ｏ
ｕｒｎａｌ ５ｅｌｅｃｔｅｄ Ａ ｒｅａｓ ｉ
ｎ Ｃｏｍ１Ｉｌｕｎｉｃａｔｉｏｎｓ Ｖｏｌ、
５ＡＣ−４，Ｎｏ 、 １ 、１ｌｒ１゜３２−３８．
１９８６）。第４図はこの時間スイッチ、すなわち時分
割交換スイッチの構成を示ザ回路ブロック図である。
第４図に示す時分割交換スイッチは、第１の共通伝送路
である入力データハイウェイ１に接続された４ビツトの
シフトレジスタからなる入力データレジスタ３と、該入
力データレジスタ３に並列に接続された第１−第４の４
ビツトのラッチ４−１〜４−４からなるデータラッチレ
ジスタ４と、該データラッチレジスタ４の各ラッチの出
力に一方の入力がそれぞれ接続された第１−第４のセレ
クタ５−１〜５−４からなるセレクタ回路５と、該セレ
クタの各出力にそれぞれ入力が接続された第１−第４の
４ビツトのレジスタ６−１〜６−４からなる出力データ
レジスタ６と、前記セレクタの各制御入力に出力がそれ
ぞれ接続された第１−第４のゲート７−１〜７−４から
なるデコーダ回路７と、各々２ピツｌへからなる第１−
第４のメモリユニット８−１〜８−４からなり、順次シ
フトするように接続され、交換順序の情報を保持する保
持メモリ８ （ＡＣＭ、すなわちＡ ｄｄｒｅｓｓ
Ｃ０ｎｔｒｏｌ Ｍｅｍｏｒｙ ）とを有する。
である入力データハイウェイ１に接続された４ビツトの
シフトレジスタからなる入力データレジスタ３と、該入
力データレジスタ３に並列に接続された第１−第４の４
ビツトのラッチ４−１〜４−４からなるデータラッチレ
ジスタ４と、該データラッチレジスタ４の各ラッチの出
力に一方の入力がそれぞれ接続された第１−第４のセレ
クタ５−１〜５−４からなるセレクタ回路５と、該セレ
クタの各出力にそれぞれ入力が接続された第１−第４の
４ビツトのレジスタ６−１〜６−４からなる出力データ
レジスタ６と、前記セレクタの各制御入力に出力がそれ
ぞれ接続された第１−第４のゲート７−１〜７−４から
なるデコーダ回路７と、各々２ピツｌへからなる第１−
第４のメモリユニット８−１〜８−４からなり、順次シ
フトするように接続され、交換順序の情報を保持する保
持メモリ８ （ＡＣＭ、すなわちＡ ｄｄｒｅｓｓ
Ｃ０ｎｔｒｏｌ Ｍｅｍｏｒｙ ）とを有する。
また、前記出力データレジスタ６の第１−第３のレジス
タ６−１〜６−３の出力は前記第２−第４のセレクタ５
−２〜５−４の他方の入力に接続され、第４のレジスタ
６−４の出力が第２の共通伝送路である出力データハイ
ウェイ２に接続され０ている。前記デコーダ回路７の第
１のゲート７−１の再入力は反転回路を内蔵して保持メ
モリ８の第１のメモリユニット８−１の出力に接続され
、該メモリユニットの出力が１００」の場合に、第１の
ゲート７−１は高レベル信号を出力する。同じく、第２
および第３のゲート７−２．７−３の入力はそれぞれ一
方に反軛回路を内蔵して第２および第３のメモリユニッ
ト８−２．８−３の出力に接続され、該メモリユニット
の出力がそれぞれｒｏｌＪ、ｒｌｏＪの場合に、第２お
よび第３のゲート７−２．７−３は高レベル信号を出力
する。
タ６−１〜６−３の出力は前記第２−第４のセレクタ５
−２〜５−４の他方の入力に接続され、第４のレジスタ
６−４の出力が第２の共通伝送路である出力データハイ
ウェイ２に接続され０ている。前記デコーダ回路７の第
１のゲート７−１の再入力は反転回路を内蔵して保持メ
モリ８の第１のメモリユニット８−１の出力に接続され
、該メモリユニットの出力が１００」の場合に、第１の
ゲート７−１は高レベル信号を出力する。同じく、第２
および第３のゲート７−２．７−３の入力はそれぞれ一
方に反軛回路を内蔵して第２および第３のメモリユニッ
ト８−２．８−３の出力に接続され、該メモリユニット
の出力がそれぞれｒｏｌＪ、ｒｌｏＪの場合に、第２お
よび第３のゲート７−２．７−３は高レベル信号を出力
する。
第４のゲート７−４の入力は第４のメモリュニツ］〜８
−４の出力に接続され、該メモリユニットの出力が「１
１Ｊの場合に、第４のゲート７−４は高レベル信号を出
力する。入力データレジスタ３は第１−第４のレジスタ
３−１〜３−４を有する。
−４の出力に接続され、該メモリユニットの出力が「１
１Ｊの場合に、第４のゲート７−４は高レベル信号を出
力する。入力データレジスタ３は第１−第４のレジスタ
３−１〜３−４を有する。
このように構成される第４図の時分割交換スイッチは、
−例として４ビツトの時分割多重された入力データハイ
ウェイ１上のデータを受信し、該データのタイムスロッ
トを保持メモリ８の情報に従って交換して出力データハ
イウェイ２に出力するものであるが、次に第５図（ａ）
−（ｆ）を参照して動作を説明する。
−例として４ビツトの時分割多重された入力データハイ
ウェイ１上のデータを受信し、該データのタイムスロッ
トを保持メモリ８の情報に従って交換して出力データハ
イウェイ２に出力するものであるが、次に第５図（ａ）
−（ｆ）を参照して動作を説明する。
今、入力データハイウェイ１からの入力データａｂｃｄ
を該データのタイムスロットを入れ替えて出力データｂ
ａｃｄに変換し出力データハイウェイ２に出力する場合
について説明する。
を該データのタイムスロットを入れ替えて出力データｂ
ａｃｄに変換し出力データハイウェイ２に出力する場合
について説明する。
入力データハイウェイ１からの入力データａｂｃｄは順
次入力データレジスタ３に蓄積された後、該入力データ
レジスタ３からデータラッチレジスタ４に転送されるが
、第５図（ａ ）はこのように入力データａｂｃｄがデ
ータラッチレジスタ４に転送されて、データラッチレジ
スタ４の各ラッチ４−４〜４−１にラッチされている状
態が示されている。
次入力データレジスタ３に蓄積された後、該入力データ
レジスタ３からデータラッチレジスタ４に転送されるが
、第５図（ａ ）はこのように入力データａｂｃｄがデ
ータラッチレジスタ４に転送されて、データラッチレジ
スタ４の各ラッチ４−４〜４−１にラッチされている状
態が示されている。
なお、この状態において、保持メモリ８には第５図（ａ
）に示すように交換情報が記憶されているものとする。
）に示すように交換情報が記憶されているものとする。
この交換情報は対応する出力タイムスロットの入力デー
タ番号、すなわち図示の例では各入力データａｂｅｄの
各々に対して交換情報「１１Ｊ、ｒｌｏＪ、ｒｏｌＪ、
１００Ｊ （すなわち、ａ ＝１１．ｂ ＝１０．ｃ
＝０１．ｄ ＝ＯＯ）を設定するように第１−第４メ
モリユニット８−１〜８−４にそれぞれｒｏｌＪ、ｒｌ
ｌＪ、ＭＯＪ。
タ番号、すなわち図示の例では各入力データａｂｅｄの
各々に対して交換情報「１１Ｊ、ｒｌｏＪ、ｒｏｌＪ、
１００Ｊ （すなわち、ａ ＝１１．ｂ ＝１０．ｃ
＝０１．ｄ ＝ＯＯ）を設定するように第１−第４メ
モリユニット８−１〜８−４にそれぞれｒｏｌＪ、ｒｌ
ｌＪ、ＭＯＪ。
「ＯＯ」を記憶している。
この第５図（ａ ）の状態では、保持メモリ８の第３の
メモリユニット８−３の内容「１０」がデコーダ回路７
の第３のセレクタ７−３で解読され、このセレクタの出
力で第３のゲート５−３を制御して、データラッチレジ
スタ４の第３のラッチ４−３に記憶されている入力デー
タｂが第３のセレクタを介して出力データレジスタ６の
第３のレジスタ６−３に転送されている。なお、各セレ
クタはデコーダ回路７の各ゲートで制御されない場合に
は他方の入力、すなわち出力データレジスタ６の各レジ
スタの出力を選択するようになっている。
メモリユニット８−３の内容「１０」がデコーダ回路７
の第３のセレクタ７−３で解読され、このセレクタの出
力で第３のゲート５−３を制御して、データラッチレジ
スタ４の第３のラッチ４−３に記憶されている入力デー
タｂが第３のセレクタを介して出力データレジスタ６の
第３のレジスタ６−３に転送されている。なお、各セレ
クタはデコーダ回路７の各ゲートで制御されない場合に
は他方の入力、すなわち出力データレジスタ６の各レジ
スタの出力を選択するようになっている。
第５図（ａ ）の状態から次のタイミング状態になると
、第５図（ｂ ）に示すようになる。すなわち、入力デ
ータレジスタ３の第１のレジスタ３−１には次のフレー
ムの先頭の入力データのａ−が蓄積され、出力データレ
ジスタ６はシフトして出力データレジスタ６の第３のレ
ジスタ６−３の内容ｒｂＪは第４のセレクタ５−４を介
して出力データレジスタ６の第４のレジスタ４−４に転
送され、また保持メモリ８もこのシフト動作に同期して
シフトして第１−第４のメモリユニット８−１〜８−４
の内容はそれぞれＦｏｏｌ、ｒｏｌＪ。
、第５図（ｂ ）に示すようになる。すなわち、入力デ
ータレジスタ３の第１のレジスタ３−１には次のフレー
ムの先頭の入力データのａ−が蓄積され、出力データレ
ジスタ６はシフトして出力データレジスタ６の第３のレ
ジスタ６−３の内容ｒｂＪは第４のセレクタ５−４を介
して出力データレジスタ６の第４のレジスタ４−４に転
送され、また保持メモリ８もこのシフト動作に同期して
シフトして第１−第４のメモリユニット８−１〜８−４
の内容はそれぞれＦｏｏｌ、ｒｏｌＪ。
ＮＩＪ、ｒｌＯＪとなっている。
この状態において、保持メモリ８の第１および第２のメ
モリユニットの情報が第１および第２のゲート７−１．
７−２でそれぞれ解読され、これにより第１および第２
のセレクタ５−１．５−２を制御し、出力データレジス
タ６の第１および第２のレジスタ６−１．６−２にデー
タラッチレジスタ４の第１および第２のラッチ４−１．
４−２の内容［ｄ Ｊおよびｒｃ Ｊが転送される。
モリユニットの情報が第１および第２のゲート７−１．
７−２でそれぞれ解読され、これにより第１および第２
のセレクタ５−１．５−２を制御し、出力データレジス
タ６の第１および第２のレジスタ６−１．６−２にデー
タラッチレジスタ４の第１および第２のラッチ４−１．
４−２の内容［ｄ Ｊおよびｒｃ Ｊが転送される。
次のタイミングでは、第５図（Ｃ）に示すように、出力
データレジスタ６および保持メモリ８の内容はそれぞれ
シフトされ、この結果出力データレジスタ６の第４のレ
ジスタ６−４の内容ｒｂＪが出力データハイウェイ２に
出力される。また、保持メモリ８の第４のメモリユニッ
トの内容「１１」が第４のゲート７−４で解読されて第
４のセレクタ５−４を制御し、データラッチレジスタ４
の第４のレジスタ４−４の内容ｒａＪを出力データレジ
スタ６の第４のレジスタに転送する。
データレジスタ６および保持メモリ８の内容はそれぞれ
シフトされ、この結果出力データレジスタ６の第４のレ
ジスタ６−４の内容ｒｂＪが出力データハイウェイ２に
出力される。また、保持メモリ８の第４のメモリユニッ
トの内容「１１」が第４のゲート７−４で解読されて第
４のセレクタ５−４を制御し、データラッチレジスタ４
の第４のレジスタ４−４の内容ｒａＪを出力データレジ
スタ６の第４のレジスタに転送する。
以下同様に、タイミングが進むにつれて、第５図（ｄ）
−（ｆ）に承りように、順次シフトされ、データラッチ
レジスタ４にラッチされた入力データａｂｃｄは、出力
データハイウェイ２に順次出力される。この結果、入力
データａｂｃｄはその各タイムスロット、すなわち時間
位置を交換されて、出力データｄｃａｂとして出力デー
タハイウェイ２に出力されるのである。また次のフレー
ムの入力データａ ＝ｂ −ｃ −ｄ −が逐次入力さ
れデータラッチレジスタ４にラッチされる。
−（ｆ）に承りように、順次シフトされ、データラッチ
レジスタ４にラッチされた入力データａｂｃｄは、出力
データハイウェイ２に順次出力される。この結果、入力
データａｂｃｄはその各タイムスロット、すなわち時間
位置を交換されて、出力データｄｃａｂとして出力デー
タハイウェイ２に出力されるのである。また次のフレー
ムの入力データａ ＝ｂ −ｃ −ｄ −が逐次入力さ
れデータラッチレジスタ４にラッチされる。
以上のように構成される時分割交換スイッチは、シフト
レジスタを使用していて、該シフトレジスタの動作速度
までタイムスロットの交換動作速度を高速化することが
可能である。因みに、この構成にＧａ Ａｓ技術を適用
して、２ＧＨ２以上の動作速度を有する時分割交換スイ
ッチが可能であることが島津氏等により報告されている
。
レジスタを使用していて、該シフトレジスタの動作速度
までタイムスロットの交換動作速度を高速化することが
可能である。因みに、この構成にＧａ Ａｓ技術を適用
して、２ＧＨ２以上の動作速度を有する時分割交換スイ
ッチが可能であることが島津氏等により報告されている
。
（発明が解決しようとする問題点）
以上のように構成される従来の時分割交換スイッチは、
多くの回路素子を必要として回路構成が比較的複雑であ
るため、大規模の時分割交換スイッチを構成することが
困難であるという問題がある。
多くの回路素子を必要として回路構成が比較的複雑であ
るため、大規模の時分割交換スイッチを構成することが
困難であるという問題がある。
具体的に説明すると、ｎビットの時分割交換スイッチを
構成する場合を考慮すると、入力データレジスタ３がｎ
ビット、データラッチレジスタ４がｎビット、出力デー
タレジスタ６がｎビット、保持メモリ８が（１０（１２
ｎ ） Ｘｎビット、セレクタがｎ個、ゲートがｎ個必
要となり、これを分解すると、フリップフロップがｎ
（３＋ｌｏｇ ２ ｎ ）個およびゲートが約４ｎ個
となり、かなり大規模な構成になる。
構成する場合を考慮すると、入力データレジスタ３がｎ
ビット、データラッチレジスタ４がｎビット、出力デー
タレジスタ６がｎビット、保持メモリ８が（１０（１２
ｎ ） Ｘｎビット、セレクタがｎ個、ゲートがｎ個必
要となり、これを分解すると、フリップフロップがｎ
（３＋ｌｏｇ ２ ｎ ）個およびゲートが約４ｎ個
となり、かなり大規模な構成になる。
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、回路構成が簡単で経済的な時分割交換スイ
ッチを提供することにある。
るところは、回路構成が簡単で経済的な時分割交換スイ
ッチを提供することにある。
（問題点を解決するための手段）
上記目的を達成するため、本発明の時分割交換スイッチ
は、第１の共通伝送路からの時分割多重されたデータを
該データのタイムスロットを交換して第２の共通伝送路
に出力する時分割交換スイッチであって、第１の共通伝
送路上の各データの第２の共通伝送路上におけるタイム
スロットに関する情報を保持する保持メモリと、第２の
共通伝送路上のタイムスロットに同期してシフトするシ
フトレジスタと、第１の共通伝送路からの各データを前
記情報に基づく第２の共通伝送路上のタイムスロットに
相当する位置の前記シフトレジスタに記憶するように制
御する制御手段とを有することを要旨とする。
は、第１の共通伝送路からの時分割多重されたデータを
該データのタイムスロットを交換して第２の共通伝送路
に出力する時分割交換スイッチであって、第１の共通伝
送路上の各データの第２の共通伝送路上におけるタイム
スロットに関する情報を保持する保持メモリと、第２の
共通伝送路上のタイムスロットに同期してシフトするシ
フトレジスタと、第１の共通伝送路からの各データを前
記情報に基づく第２の共通伝送路上のタイムスロットに
相当する位置の前記シフトレジスタに記憶するように制
御する制御手段とを有することを要旨とする。
（作用）
本発明の時分割交換スイッチでは、第１の共通伝送路か
らの各データを保持メモリの情報に基づいて第２の共通
伝送路上のタイムスロットに相当する位置のシフトレジ
スタに記憶するように制御している。
らの各データを保持メモリの情報に基づいて第２の共通
伝送路上のタイムスロットに相当する位置のシフトレジ
スタに記憶するように制御している。
（実施例）
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例に係る時分割交換スイッチの
回路構成図である。本実施例の時分割交換スイッチは、
前記第４図に示す従来のスイッチにおいて入力データレ
ジスタ３およびデータラッチレジスタ４が除去された構
成のものであり、セレクタ回路５と、出力データレジス
タ６と、デコ□ −ダ回路７と、保持メモリ８とから構
成され、同じ構成要素には同じ符号を付している。
回路構成図である。本実施例の時分割交換スイッチは、
前記第４図に示す従来のスイッチにおいて入力データレ
ジスタ３およびデータラッチレジスタ４が除去された構
成のものであり、セレクタ回路５と、出力データレジス
タ６と、デコ□ −ダ回路７と、保持メモリ８とから構
成され、同じ構成要素には同じ符号を付している。
しかしながら、このような構成において、本実施例の時
分割交換スイッチが従来の第４図のスイッチと異なる他
の点は、本実施例のセレクタ回路５の一方の人力が共通
に人力データハイウェイ１に接続され、また保持メモリ
８にはタイムスロット変位数、すなわち入力データハイ
ウェイ上の各データが出力データハイウェイ上のタイム
スロットにおいて入力データハイウェイにおけるタイム
スロットに対して変位しているタイムスロット変位数を
記憶し、このタイムスロット変位数に従ってデコーダ回
路７の各ゲートの入力の反転回路の構成が異なっている
とともに、更にデコーダ回路７の各ゲートの入力【ま保
持メモリ８の各メモリユニットに接続されず、ループ状
に接続された第４のメモリユニット８−４の出力に共通
に接続されている。
分割交換スイッチが従来の第４図のスイッチと異なる他
の点は、本実施例のセレクタ回路５の一方の人力が共通
に人力データハイウェイ１に接続され、また保持メモリ
８にはタイムスロット変位数、すなわち入力データハイ
ウェイ上の各データが出力データハイウェイ上のタイム
スロットにおいて入力データハイウェイにおけるタイム
スロットに対して変位しているタイムスロット変位数を
記憶し、このタイムスロット変位数に従ってデコーダ回
路７の各ゲートの入力の反転回路の構成が異なっている
とともに、更にデコーダ回路７の各ゲートの入力【ま保
持メモリ８の各メモリユニットに接続されず、ループ状
に接続された第４のメモリユニット８−４の出力に共通
に接続されている。
保持メモリ８に記憶されるタイムスロット変位数および
デコーダ回路７の構成について説明する。
デコーダ回路７の構成について説明する。
第２図は人力データハイウェイ１からの入力データａｂ
ｅｄが出力データｃａｄｂとしてタイムスロットを変換
して出力データハイウェイ２に転送される場合の入出力
データ、タイムスロツ１へおよびタイムスロット変位数
Ｓの関係を説明している図である。なお、入力データハ
イウェイ１のタイムスロットに対して出力データハイウ
ェイ２のタイムスロットは１タイムスロット分固定的に
遅延されている。
ｅｄが出力データｃａｄｂとしてタイムスロットを変換
して出力データハイウェイ２に転送される場合の入出力
データ、タイムスロツ１へおよびタイムスロット変位数
Ｓの関係を説明している図である。なお、入力データハ
イウェイ１のタイムスロットに対して出力データハイウ
ェイ２のタイムスロットは１タイムスロット分固定的に
遅延されている。
同図に示すように、入力データハイウェイ１上のタイム
スロットＴ１．Ｔ２．Ｔ３．Ｔ４にそれぞれ割り当てら
れている入力データａｂｃｄを、出力データハイウェイ
２上のタイムスロットｔ１．ｔ２、ｔ ３．ｔ ４にお
いてデータａを１２、データｂをｔ４、データＣをｔｌ
、データｄをｔ３に入れ替えて、出力データｃａｄｂと
するには、矢印で示すようにタイムスロットを変位させ
ることが必要である。すなわち、データａは■１からｔ
２に変位し、データｂはＴ２からｔ４に、データＣは■
３からｔｌに、データｄはＴ４からｔ３に変位させるこ
とが必要である。この変位をタイムスロット変位数にす
ると、図示のようにデータａのタイムスロット変位数は
１、データｂは２、データＣは２、データｄは３となる
。
スロットＴ１．Ｔ２．Ｔ３．Ｔ４にそれぞれ割り当てら
れている入力データａｂｃｄを、出力データハイウェイ
２上のタイムスロットｔ１．ｔ２、ｔ ３．ｔ ４にお
いてデータａを１２、データｂをｔ４、データＣをｔｌ
、データｄをｔ３に入れ替えて、出力データｃａｄｂと
するには、矢印で示すようにタイムスロットを変位させ
ることが必要である。すなわち、データａは■１からｔ
２に変位し、データｂはＴ２からｔ４に、データＣは■
３からｔｌに、データｄはＴ４からｔ３に変位させるこ
とが必要である。この変位をタイムスロット変位数にす
ると、図示のようにデータａのタイムスロット変位数は
１、データｂは２、データＣは２、データｄは３となる
。
従って、保持メモリ８は、第１のメモリュニツ１−８−
１がデータｄに対するタイムスロット変位数＝３を記憶
し、第２のメモリユニットがデータＣに対するタイムス
ロット変位数＝２を記憶し、第３のメモリユニットがデ
ータｂに対するタイムスロット変位数−２を配憶し、第
４のメモリユニットがデータａに対するタイムスロット
変位数−１を記憶する。第３図（ａ ）は保持メモリ８
がこのタイムスロワ１〜変位数を記憶している状態を示
している。そして、このように記憶されたタイムスロッ
ト変位数は、出力データハイウェイ２上のタイムスロッ
トに同期して順次シフトして、第４のメモリユニット８
−４から出力され、デコーダ回路７の入力に供給される
。デコーダ回路７はこのように供給されるタイムスロッ
ト変位数を解読するに当って、該タイムスロット変位数
に対応したゲートから高レベル（Ｈ）の出力信号が発生
づ゛るようになっている。すなわち、デコーダ回路７の
第１のゲート７−１はタイムスロット変位数−３の時出
力信号を発生し、第２のゲートはタイムスロット変位数
−２の時出力進行を発生し、第３のゲートはタイムスロ
ット変位数＝１の時出力信号を発生し、更に第４のゲー
トはタイムスロット変位数−４の時出力信号を発生する
ようになっている。そして、この各ゲートの出力信号で
セレクタ回路５の各セレクタを制御し、該タイムスロッ
ト変位数で定められるタイムスロットで入力データハイ
ウェイ１上の各データを出力データレジスタ６に記憶し
ているのである。
１がデータｄに対するタイムスロット変位数＝３を記憶
し、第２のメモリユニットがデータＣに対するタイムス
ロット変位数＝２を記憶し、第３のメモリユニットがデ
ータｂに対するタイムスロット変位数−２を配憶し、第
４のメモリユニットがデータａに対するタイムスロット
変位数−１を記憶する。第３図（ａ ）は保持メモリ８
がこのタイムスロワ１〜変位数を記憶している状態を示
している。そして、このように記憶されたタイムスロッ
ト変位数は、出力データハイウェイ２上のタイムスロッ
トに同期して順次シフトして、第４のメモリユニット８
−４から出力され、デコーダ回路７の入力に供給される
。デコーダ回路７はこのように供給されるタイムスロッ
ト変位数を解読するに当って、該タイムスロット変位数
に対応したゲートから高レベル（Ｈ）の出力信号が発生
づ゛るようになっている。すなわち、デコーダ回路７の
第１のゲート７−１はタイムスロット変位数−３の時出
力信号を発生し、第２のゲートはタイムスロット変位数
−２の時出力進行を発生し、第３のゲートはタイムスロ
ット変位数＝１の時出力信号を発生し、更に第４のゲー
トはタイムスロット変位数−４の時出力信号を発生する
ようになっている。そして、この各ゲートの出力信号で
セレクタ回路５の各セレクタを制御し、該タイムスロッ
ト変位数で定められるタイムスロットで入力データハイ
ウェイ１上の各データを出力データレジスタ６に記憶し
ているのである。
次に、第３図（ａ ）〜（ｅ）を参照して作用を説明す
る。
る。
この説明では、入力データハイウェイ１からの入力デー
タａｂｅｄを出力データハイウェイ２上に出力データｃ
ａｄｂとして出力する場合について説明する。このため
、保持メモリ８にはまず第３図（ａ）に示すようにタイ
ムスロット変位数が記憶されているものとする。
タａｂｅｄを出力データハイウェイ２上に出力データｃ
ａｄｂとして出力する場合について説明する。このため
、保持メモリ８にはまず第３図（ａ）に示すようにタイ
ムスロット変位数が記憶されているものとする。
この状態で、まず入力データハイウェイ１からデータａ
が入力されると（なお、この時、入力データハイウェイ
１はタイムスロットＴ１、出力データハイウェイ２はタ
イムスロット（４である）、この時保持メモリ８の第４
のメモリユニットから出力されているタイムスロット変
位数−１（０１）はデコーダ回路７の第３のゲート７−
３で解読され、該第３のゲートの高レベル出力により第
３のセレクタ５−３が制御され、入力データハイウェイ
１上のデータａは該セレクタを介して出力データレジス
タ６の第３のレジスタ６−３に記憶される。
が入力されると（なお、この時、入力データハイウェイ
１はタイムスロットＴ１、出力データハイウェイ２はタ
イムスロット（４である）、この時保持メモリ８の第４
のメモリユニットから出力されているタイムスロット変
位数−１（０１）はデコーダ回路７の第３のゲート７−
３で解読され、該第３のゲートの高レベル出力により第
３のセレクタ５−３が制御され、入力データハイウェイ
１上のデータａは該セレクタを介して出力データレジス
タ６の第３のレジスタ６−３に記憶される。
次のタイミングで出力データレジスタ６および保持メモ
リ８がシフトし、入力データハイウェイ１がタイムスロ
ットＴ２で、出力データハイウェイ２がタイムスロット
ｔ１となり、入力データハイウェイ１からデータわが入
力されると、第３図（ｂ）に示すように、前のタイミン
グで出力データレジスタ６の第３のレジスタに記憶され
ていたデータａは第４のセレクタ５−４を介して第４の
レジスタ６−４に転送されるとともに、保持メモリ８の
第４のメモリユニットからはデコーダ回路７の各入力に
タイムスロット変位数−２（１０）が供給される。この
タイムスロット変位数は第２のゲート７−２で解読され
、第２のセレクタ５−２が制御され、このセレクタを介
して入力データハイウェイ１上のデータｂは第２のレジ
スタ６−２に記憶される。
リ８がシフトし、入力データハイウェイ１がタイムスロ
ットＴ２で、出力データハイウェイ２がタイムスロット
ｔ１となり、入力データハイウェイ１からデータわが入
力されると、第３図（ｂ）に示すように、前のタイミン
グで出力データレジスタ６の第３のレジスタに記憶され
ていたデータａは第４のセレクタ５−４を介して第４の
レジスタ６−４に転送されるとともに、保持メモリ８の
第４のメモリユニットからはデコーダ回路７の各入力に
タイムスロット変位数−２（１０）が供給される。この
タイムスロット変位数は第２のゲート７−２で解読され
、第２のセレクタ５−２が制御され、このセレクタを介
して入力データハイウェイ１上のデータｂは第２のレジ
スタ６−２に記憶される。
また、次のタイミングで出力データレジスタ６および保
持メモリ８がシフトし、入力データハイウェイ１がタイ
ムスロットＴ３で、出力データハイウェイ２がタイムス
ロットｔ２となり、入力データハイウェイ１からデータ
Ｃが入力されると、第３図（Ｃ）に示すように、前のタ
イミングで出力データレジスタ６の第４のレジスタに記
憶されていたデータａは出力データハイウェイ２にタイ
ムスロットｔ２で出力される（第２図参照）。また、保
持メモリ８からのタイムス［ｌット変位数は第２のゲー
ト７−２で解読され、入力データハイウェイ１上のデー
タＣは第２のセレクタ５−２を介して第２のレジスタ６
−２に記憶される。なお、この時、前のタイミングで第
２のレジスタ６−２に記憶されていたデータｂは第３の
セレクタ５−３を介して第３のレジスタ６−３に転送さ
れている。
持メモリ８がシフトし、入力データハイウェイ１がタイ
ムスロットＴ３で、出力データハイウェイ２がタイムス
ロットｔ２となり、入力データハイウェイ１からデータ
Ｃが入力されると、第３図（Ｃ）に示すように、前のタ
イミングで出力データレジスタ６の第４のレジスタに記
憶されていたデータａは出力データハイウェイ２にタイ
ムスロットｔ２で出力される（第２図参照）。また、保
持メモリ８からのタイムス［ｌット変位数は第２のゲー
ト７−２で解読され、入力データハイウェイ１上のデー
タＣは第２のセレクタ５−２を介して第２のレジスタ６
−２に記憶される。なお、この時、前のタイミングで第
２のレジスタ６−２に記憶されていたデータｂは第３の
セレクタ５−３を介して第３のレジスタ６−３に転送さ
れている。
更に、次のタイミングで出力データレジスタ６および保
持メモリ８がシフトし、入力データハイウェイ１がタイ
ムスロットＴ４で、出力データハイウェイ２がタイムス
ロットｔ３となり、入力データハイウェイ１からデータ
ｄが入力されると、第３図（ｄ）に示すように、各デー
タｂ、ｃはそれぞれ第４および第３のレジスタに転送さ
れるとともに、また、保持メモリ８からタイムスロット
変位数は第１のゲート７−１で解読され、入力データハ
イウェイ１上のデータｄは第１のセレクタ５−１を介し
て第１のレジスタ６−１に記憶される。
持メモリ８がシフトし、入力データハイウェイ１がタイ
ムスロットＴ４で、出力データハイウェイ２がタイムス
ロットｔ３となり、入力データハイウェイ１からデータ
ｄが入力されると、第３図（ｄ）に示すように、各デー
タｂ、ｃはそれぞれ第４および第３のレジスタに転送さ
れるとともに、また、保持メモリ８からタイムスロット
変位数は第１のゲート７−１で解読され、入力データハ
イウェイ１上のデータｄは第１のセレクタ５−１を介し
て第１のレジスタ６−１に記憶される。
また、次のタイミングで出力データレジスタ６および保
持メモリ８がシフトし、入力データハイウ」イ１がタイ
ムスロットＴ１で、出力データハイウェイ２がタイムス
ロット［４となり、入力データハイウェイ１から次のフ
レームのデータａ−が入力されると、第３図（ｅ）に示
すように、前のタイミングで出力データレジスタ６の第
４のレジスタに記憶されていたデータｂは出力データハ
イウエイ２にタイムスロットｔ４で出力される（第２図
参照）。また、前のタイミングで第１および第３のレジ
スタ６−１．６−３に記憶されていたデータｄ、ｃはそ
れぞれ第２および第４のレジスタ６−２．６−４に転送
されている。更に、次のフレームのデータａ−が同様な
動作で第３のレジスタ６−３に記憶されている。
持メモリ８がシフトし、入力データハイウ」イ１がタイ
ムスロットＴ１で、出力データハイウェイ２がタイムス
ロット［４となり、入力データハイウェイ１から次のフ
レームのデータａ−が入力されると、第３図（ｅ）に示
すように、前のタイミングで出力データレジスタ６の第
４のレジスタに記憶されていたデータｂは出力データハ
イウエイ２にタイムスロットｔ４で出力される（第２図
参照）。また、前のタイミングで第１および第３のレジ
スタ６−１．６−３に記憶されていたデータｄ、ｃはそ
れぞれ第２および第４のレジスタ６−２．６−４に転送
されている。更に、次のフレームのデータａ−が同様な
動作で第３のレジスタ６−３に記憶されている。
以下、同様に動作し、出力データレジスタ６に記憶され
ている各データは順次シフトされて、出力データハイウ
ェイ２に出力され、この結果入力データハイウェイ１か
らのデータａｂｃｄは第２図に示すように保持メモリ８
に記憶されているタイムスロット変位数に従ってタイム
スロットを入れ替られ、主力データｃａｄｂとして出力
データハイウェイ２に出力されるのである。
ている各データは順次シフトされて、出力データハイウ
ェイ２に出力され、この結果入力データハイウェイ１か
らのデータａｂｃｄは第２図に示すように保持メモリ８
に記憶されているタイムスロット変位数に従ってタイム
スロットを入れ替られ、主力データｃａｄｂとして出力
データハイウェイ２に出力されるのである。
なお、このようにタイムスロットが入れ替られるデータ
は、出力データハイウェイ２上で異なるフレームにわた
っているが、各１つのデータ、例えばａに注目すると、
その時間順序は正常に保存されているので、問題はない
。
は、出力データハイウェイ２上で異なるフレームにわた
っているが、各１つのデータ、例えばａに注目すると、
その時間順序は正常に保存されているので、問題はない
。
以上のように構成される時分割交換スイッチは、従来の
スイッチに比較して入力データレジスタ３およびデータ
ラッチレジスタ４を省略でき、簡単な構成となっている
。具体的には、本時分割交換スイッチのハード量は、ｎ
ビットの場合、概略出力データレジスタ６がｎビット、
デコーダ回路用のゲートがｎ個、セレクタがｎ個、保持
メモリ用の単位メモリが（ｌｏｇ ２ ｎ ） ｘｎビ
ットであり、合計すると、約ｎ （１＋Ｉｏｇ ２
ｎ ）のフリップフロップと４ｎ個のゲートであり、従
来より少なく、特にビット数ｎが大きい時有益である。
スイッチに比較して入力データレジスタ３およびデータ
ラッチレジスタ４を省略でき、簡単な構成となっている
。具体的には、本時分割交換スイッチのハード量は、ｎ
ビットの場合、概略出力データレジスタ６がｎビット、
デコーダ回路用のゲートがｎ個、セレクタがｎ個、保持
メモリ用の単位メモリが（ｌｏｇ ２ ｎ ） ｘｎビ
ットであり、合計すると、約ｎ （１＋Ｉｏｇ ２
ｎ ）のフリップフロップと４ｎ個のゲートであり、従
来より少なく、特にビット数ｎが大きい時有益である。
［発明の効果］
以上説明したように、本発明によれば、第１の共通伝送
路からの各データを保持メモリの情報に基づいて第２の
共通伝送路上のタイムスロットに相当する位置のシフト
レジスタに記憶するように制御しているので、従来のス
イッチに比較して、入力データレジスタ、データラッチ
レジスタが不要となるため、回路構成が簡単になり経済
的であるとともに、大規模な時分割交換スイッチでも比
較的容易に構成することができる。
路からの各データを保持メモリの情報に基づいて第２の
共通伝送路上のタイムスロットに相当する位置のシフト
レジスタに記憶するように制御しているので、従来のス
イッチに比較して、入力データレジスタ、データラッチ
レジスタが不要となるため、回路構成が簡単になり経済
的であるとともに、大規模な時分割交換スイッチでも比
較的容易に構成することができる。
第１図は本発明の一実施例に係る時分割交換スイッチの
回路構成図、第２図は第１図の時分割交換スイッチにお
けるタイムスロットとタイムスロット変位数の関係を説
明するための図、第３図は第１図の時分割交換スイッチ
の作用を説明するための図、第４図は従来の時分割交換
スイッチの構成図、第５図は第４図のスイッチの作用を
説明するための図である。 １・・・入力データハイウェイ ２・・・出力データハイウェイ ５・・・セレクタ回路 ６・・・出力データレジスタ ７・・・デコーダ回路 ８・・・保持メモリ 代理人 弁理士 三 好 保 男第１図 タイムスロット変位数
１ ２ ２ ３
第３図（ａ） 第３図（Ｃ） 第３図（ｂ） ン 第３図（ｄ）
回路構成図、第２図は第１図の時分割交換スイッチにお
けるタイムスロットとタイムスロット変位数の関係を説
明するための図、第３図は第１図の時分割交換スイッチ
の作用を説明するための図、第４図は従来の時分割交換
スイッチの構成図、第５図は第４図のスイッチの作用を
説明するための図である。 １・・・入力データハイウェイ ２・・・出力データハイウェイ ５・・・セレクタ回路 ６・・・出力データレジスタ ７・・・デコーダ回路 ８・・・保持メモリ 代理人 弁理士 三 好 保 男第１図 タイムスロット変位数
１ ２ ２ ３
第３図（ａ） 第３図（Ｃ） 第３図（ｂ） ン 第３図（ｄ）
Claims (2)
- （１）第１の共通伝送路から時分割多重されたデータを
該データのタイムスロットを交換して第２の共通伝送路
に出力する時分割交換スイッチであって、第１の共通伝
送路上の各データの第２の共通伝送路上におけるタイム
スロットに関する情報を保持する保持メモリと、第２の
共通伝送路上のタイムスロットに同期してシフトするシ
フトレジスタと、第１の共通伝送路から各データを前記
情報に基づく第２の共通伝送路上のタイムスロットに相
当する位置の前記シフトレジスタに記憶するように制御
する制御手段とを有することを特徴とする時分割交換ス
イッチ。 - （２）前記保持メモリは、第１の共通伝送路上の各デー
タが第２の共通伝送路上のタイムスロットにおいて第１
の共通伝送路におけるタイムスロットに対して変位して
いるタイムスロット変位数を保持するタイムスロット変
位数保持メモリを有することを特徴とする特許請求の範
囲第１項記載の時分割交換スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022596A JPH0779515B2 (ja) | 1987-02-04 | 1987-02-04 | 時分割交換スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022596A JPH0779515B2 (ja) | 1987-02-04 | 1987-02-04 | 時分割交換スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63191500A true JPS63191500A (ja) | 1988-08-08 |
| JPH0779515B2 JPH0779515B2 (ja) | 1995-08-23 |
Family
ID=12087219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62022596A Expired - Fee Related JPH0779515B2 (ja) | 1987-02-04 | 1987-02-04 | 時分割交換スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779515B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111499A (ja) * | 1982-12-17 | 1984-06-27 | Nippon Telegr & Teleph Corp <Ntt> | 時間スイツチ回路 |
| JPS614393A (ja) * | 1984-06-19 | 1986-01-10 | Nippon Telegr & Teleph Corp <Ntt> | 時間スイツチ回路 |
-
1987
- 1987-02-04 JP JP62022596A patent/JPH0779515B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111499A (ja) * | 1982-12-17 | 1984-06-27 | Nippon Telegr & Teleph Corp <Ntt> | 時間スイツチ回路 |
| JPS614393A (ja) * | 1984-06-19 | 1986-01-10 | Nippon Telegr & Teleph Corp <Ntt> | 時間スイツチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779515B2 (ja) | 1995-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |