JPS63201744A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、セットアソシアティヴ方式のキャッシュメモ
リを有し、各処理装置からのメモリアクセス要求を受付
けると、要求アドレス、書込みおよび要求指令はパイプ
ライン制御下に入り、アドレスレジスタに格納されてい
る処理装置からの要求アドレスでキャッシュメモリアド
レス登録部を索引し、キャツシュヒツトまたはミスヒツ
トの判定およびキャツシュヒツトレベルの割出しを行な
い、要求指令に従い、各処理を実行するメモリアクセス
制御装置に関する。

〔従来の技術〕

第３図はこの種のメモリアクセス制御装置の従来例のブ
ロック図である。

各処理装置１１ｆ（ＣＰＵ、ｌ０Ｐ）からのメモリアク
セス要求がメモリアクセス要求受付部１０２で受付けら
れ、優先度の高いものが選択されると、その要求アドレ
スがアドレスレジスタ１０３に格納される。本メモリア
クセス制御装置のキャッシュメモリ（キャッシュデータ
登録部）１０Ｃはセットアソシアティヴ方式であり、そ
のアドレス登録部１０４をアドレスレジスタ１０３に格
納されている下位アドレスで索引し、キャッシュメモリ
アドレス登録部１０４から読出された登録データとアド
レスレジスタ１０３の上位アドレスとを比較器１０５で
比較することにより、該メモリアクセス要求がキャツシ
ュヒツトかミスヒツトかが判定される。キャッシュメモ
リは、複数のレベル゛（アクセス単位）から構成されて
おり、キャツシュヒツトのときは、その内のルベルで比
較結果一致、すなわちキャツシュヒツトとなり、他のレ
ベルでは比較結果の一致はない。キャッレユミスヒット
時は、全てのレベルで不一致となる。比較器１０５での
各レベルの比較結果はキャツシュヒツトレベルレジスタ
１０６に格納され、同じタイミングでアドレスレジスタ
１０３の下位アドレスがキャッシュアドレスレジスタ１
０Ａに格納される。そして、次のクロックサイクルでは
、キャッシュメモリのデータ登録部１０Ｃをアクセスす
べくキャツシュヒツトレベルレジスタ１０６に格納され
ていたキャツシュヒツトレベルはキャッシュレベルレジ
スタ１０７に格納され、下位ア１さレスはキャッシュア
ドレスレジスタ１０Ｂに格納される。メモリアクセス要
求が読出要求であれば、キャッシュレベルレジスタ１０
７の指すレベルにおける、キャッシュアドレスレジスタ
１０Ｂの出力の示すアドレスのキャッシュメモリデータ
登録部１０Ｃのデータが読出され、次のサイクルでキャ
ッシュデータレジスタ１０Ｄに格納される。また、メモ
リアクセス要求が書込要求であればキャッシュメモリア
ドレス登録部１０４の索引と平行してパイプラインに入
り、書込データ受付部１２０、データレジスタ１２１．
１２２を経てキャッシュデータレジスタ１２３に格納さ
れていた書込データが、読出時と同様に示されたキャッ
シュメエリデータ登録部１０Ｃのキャツシュヒツトレベ
ル内のアドレスに書込まれる。読出データは、データリ
プライ部１０Ｅから、各要求元処理装置へ送出される。

〔発明が解決しようとする問題点〕 上述した従来のメモリアクセス制御ｌ装置は、各処理装
置からのメモリアクセス要求を受付けると、パイプライ
ン制御下で、キャッシュメモリアドレス登録部を索引す
ることにより、メモリアクセス要求のキャツシュヒツト
またはミスヒツトの判定およびヒツト時のヒツトレベル
を割出してキャッシュメモリデータ部をアクセスするが
、後続メモリアクセス要求に対しても同様にパイプライ
ン制御にてキャッシュメモリアドレス登録部を索引し、
キャツシュヒツトまたはミスヒツトおよびヒツトレベル
の判定を行い、キャッシュメモリデータ登録部をアクセ
スしていくが、このとき、各処理装置からの先行するメ
モリアクセス要求がキャツシュヒツトした場合のヒツト
レベルと同一のレベルに対して、後続メモリアクセス要
求がアクセスする場合も、先行メモリアクセス要求と同
様にキャッシュメモリアドレス登録部を索引し、ヒツト
レベル（同一レベル）を割出し、キャッシュメモリデー
タ登録部をアクセスするようになっているので、同等の
動作をくり返し行なうことになる。

メモリアクセス要求の処理時間をできるだけ短縮するこ
とが望ましいので、各要求ごとに同じ処理をくり返すこ
とはメモリアクセス要求処理の性能を落すことになる。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御装置は、 キャツシュヒツト時のヒツトレベルを保持するレベル保
持レジスタと、 該レベル保持レジスタの格納データと該レベル保持レジ
スタへの入力データとを比較する比較器と、 パイプラインから該キャッシュメモリに供給されるキャ
ッシュアドレスまたは前記アドレスレジスタからの要求
アドレスを選択する第１のセレクタと、 パイプラインから供給されるキャツシュヒツトレベルま
たは該レベル保持レジスタの出力を選択する第２のセレ
クタと、 キャッシュメモリを読出すステージから供給される要求
指令または第１ステージから供給される要求指令を選択
する第３のセレクタと、通常はパイプラインから供給さ
れるキャッシュアドレス、キャツシュヒツトレベルを選
択し、各処理装置から発行されたメモリアクセス要求の
要求指令が格納される、パイプライン中の要求指令レジ
スタから各ステージのメモリアクセス要求の情報を得て
、キャッシュメモリを読出すステージにメモリアクセス
要求が存在せず、かつ該ステージを除くステージのメモ
リアクセス要求が同一の処理装置から発行されたもので
ないときは、前記アドレスレジスタからの要求アドレス
、前記レベル保持レジスタの出力、第１ステージから供
給される要求指令をそれぞれ選択するように第１．第２
、第３のセレクタを制御するタイミング制御部と、 該比較器による比較結果が一致の場合は、前記キャッシ
ュメモリからの読出データを格納するキャッシュ読出デ
ータレジスタに読出データをセットし、前記レベル保持
レジスタをホールドし、不一致の場合は、該キャッシュ
読出データレジスタに読出データをセットせず、該レベ
ル保持レジスタをセットするレジスタ制御手段と、 タイミング制御部よりリプライタイミングの情報を受け
とると、データリプライ部を制御して前−、’）１９− 記キャッシュ読出データの要求元へ送出し、要求元へリ
プライ信号を出力するリプライ制御部とを有する。

〔作用〕

後続のキャツシュヒツトしたメモリアクセス要求が、先
行するメモリアクセス要求とキャッシュの同一のレベル
をアクセスするメモリ読出要求であった場合、該キャッ
シュメモリのアドレス登録部の索引と平行して、該キャ
ッシュメモリのデータ部からの読出が行なわれるのでメ
モリアクセス制御装置内の処理時間が短縮される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第２図はセットアソシアティヴ方式のキャッシュメモリ
を有するコンピュータシステムの例を示すブロック図で
ある。

複数の処理装置ＣＰｔＪ２０１ｔ　、２０１２゜１０Ｐ
２０５１．２０５２がキャッシュメモリ２０４を有する
メモリアクセス制御装置２０２を介してＭＭＬＩ２０３
に接続されている。複数の処理装置ＣＰＬＩ２０１１．
２０１２．ＩＯＰ　２０５１　。

２０５２から発行されたメモリアクセス要求をメモリア
クセス制御部＠２０２で選択して、この選択されたメモ
リアクセス要求がキャツシュヒツトした場合は、該メモ
リアクセス要求が読出要求であれば、キャッシュメモリ
２０４がらの読出データを要求元処理袋＠ｃＰＬＩ２０
１１，２０１２または１ＯＰ２０５ｚ　、２０５２に送
出し、書込要求であれば、該書込要求で指示された書込
みデータをキャッシュメモリ２０４に書込む。また、選
択されたメモリアクセス要求がキャッシュミスヒツトし
た場合には、該メモリアクセス要求をＭＭＵ２０３へ送
出し、読出要求であれば、ブロックデータをメモリアク
セス制御装置２０３経由で要求元装置に返す。また書込
要求であれば、該当アドレスのブロックデータをまずＭ
ＭＵ２０３より読出し、メモリアクセス制御８１１２０
２内で書込みデータとマージして、そのマージデータを
メモリアクセスｆｉ１１１１１装置２０２のキャッシュ
メモリコ−１１− ２０４に書込む。キャッシュミスヒツト時のＭＭＵ２０
３から読出された最新データはメモリアクセス制御装置
２０２のキャッシュメモリ２０４に書込まれる。

第１図はメモリアクセス制御装置２０２のブロック図で
ある。

このメモリアクセス制御装置２０２の一般的な動作（選
択されたメモリアクセス要求のキャツシュヒツトまたは
ミスヒツトの判定と、キャッシュメモリ２０４のデータ
読出し、データ書込み動作）は第３図に示す従来のメモ
リアクセス制御装置と同じである。本実施例は、キャッ
シュメモリ（キャッシュデータ登録部１０Ｃ＞ＩＯＣの
読出しのみに着目したもので、書込データ受付部１２０
、データレジスタ１２１，１２２、キャッシュデータレ
ジスタ１２３は第１図では図示が省略されており、また
第１図の要求指令レジスタ１１１゜１１２．１１３，１
１４は第３図の従来のメモリアクセス制御装置にも内蔵
されているが、説明には特に必要ないため第３図では図
示省略されている。

本実施例では、レベル保持レジスタ１０９．比較器１０
８．タイミング制御部１０Ｆ、リプライ制御部１１０．
セレクタ１１５，１１６，１１７゜セレクタ制御信号線
１１８，１１９．キャッシュデータレジスタ制御信号線
１１Ａ、インバータ１１Ｂが第３図の従来例に付加され
ている。

本実施例のメモリアクセス制御装置は従来と同様にパイ
プラインの制御下で動作する。このパイプライン制御下
において、次のような処理の条件がある。まず同−ＣＰ
ｕからのメモリアクセス要求は、順序性を守る必要があ
り、後続要求が、先行する要求よりも先に処理されては
いけない。また、ｌ０Ｐ２０５または２０５２から発行
されたメモリアクセス要求は処理の順序性を守る必要は
ない。各処理装置間においても順序性を守る必要はない
。

次に、本実施例の動作について説明する。

メモリアクセス制御装置２０２において、各処理装置か
らのメモリアクセス要求がメモリアクセス受付部１０２
で受付けられ、優先度の高いものが選択されると、選択
されたメモリアクセス要求の要求アドレスがアドレスレ
ジスタ１０３に格納される。そしてキャッシュメモリア
ドレス登録部１０４をアドレスレジスタ１０３の下位ア
ドレスで索引し、キャッシュメモリアドレス登録部１０
４からの読出データは、アドレスレジスタ１０３の上位
アドレスと比較器１０５で比較され、キャツシュヒツト
またはミスヒツトが判定される。

キャツシュヒツト時は、キャツシュヒツトレベルが示さ
れ、次のクロックサイクルで、該キャツシュヒツトレベ
ルがキャツシュヒツトレベルレジスタ１０６に格納され
る。また、アドレスレジスタ１０３の下位アドレスがキ
ャッシュアドレスレジスタ１０Ａに格納される。これと
同時に、キャツシュヒツトレベルはレベル保持レジスタ
１０９にも保持される。従来のメモリアクセスの制御装
置（第３図）では、次のクロックタイミングで、キャッ
シュレベルヒツトレジスタ１０６の出力はキャッシュレ
ベルレジスタ１０７に、キャッジ１アドレスレジスタ１
０Ａの出力はキャッシュアドレスレジスタ１０Ｂに格納
され、キャッシュメモリ１０Ｇのデータを読出す。この
メモリアクセス制御装置の場合、レベル保持レジスタ１
０９に前記キャツシュヒツトレベルが格納されたのと同
じサイクル内でアドレスレジスタ１０３に格納された後
続メモリアクセス要求の要求アドレスにより索引され、
判定された比較器１０５の出力であるキャツシュヒツト
レベルとレベル保持レジスタ１０７の出力データが比較
器１０８で比較される。この比較器１０８の比較結果が
一致であれば、即ち、先行メモリアクセス要求のキャツ
シュヒツトレベルであるレベル保持レジスタ１０９の出
力と後続メモリアクセス要求のキャツシュヒツトレベル
である比較器１０５の出力とが等しければ、キャッシュ
データレジスタ１０Ｄに信号線１１Ａを介し一致通知信
号を送り、比較器１０８の出力が不一致であればインバ
ータ１１Ｂを介してレベル保持レジスタ１０９に不一致
通知信号を送る。ここで、キャッシュメモリデータ登録
部１０Ｇに与えられ二・１５− ているキャッシュアドレスとキャツシュヒツトレベルは
、それぞれセレクタ１１５とセレクタ１１６で選択され
る。一般的にはステージ３のキャッシュアドレスレジス
タ１０Ｂ、キャッシュレベルレジスタ１０７の出力が選
択されるが、以下の条件下でレベル保持レジスタ１０９
とアドレスレジスタ１０３の下位アドレスがタイミング
制御部制御部１０Ｆの制御の下で選択さ・れる。■ステ
ージ３のキャッシュアドレスレジスタ１０Ｂ、キャッシ
ュレベルレジスタ１０７．要求指令レジスタ１１３等に
メモリアクセス要求が存在しない。かつ、■先行するス
テージ２のキャッシュアドレスレジスタ１０Ａ、キャツ
シュヒツトレベルレジスタ１０６．要求指令レジスタ１
１２のメモリアクセス要求が、後続のステージ１のアド
レスレジスタ１０３．要求指令レジスタ１１１のメモリ
アクセス要求と同一のＣＰＵから発行した要求でないと
き、即ち、この条件下で、レベル保持レジスタ１０９の
出力とアドレスレジスタ１０３の下位アドレスがそれぞ
れセレクタ１１６．セレクタ１１５で選択され、キャッ
シュメモリ１０Ｇに供給される。比較器１０８の比較結
果が一致のときは、一致通知信号がキャッシュデータレ
ジスタ１０Ｄに送られ、セレクタ１１５．セレクタ１１
６で選択されたアドレスのキャッシュメモリ１０Ｇから
の読出データが、次のクロックタイミングでキャッシュ
データレジスタ１０Ｄに格納される。比較器１０８の結
果が不一致のときは、一致通知信号はキャッシュデータ
レジスタ１０Ｄに送られず、キャッシュデータレジスタ
１００はセットされない。また、不一致通知信号がレベ
ル保持レジスタ１０９に送られ、レベル保持レジスタ１
０９の格納データが更新される。

以上の動作により、ステージ３にメモリアクセス要求が
存在せず、かつ、ステージ２とステージ１のメモリアク
セス要求が、同−ＣＰＵの発行したものでないときに、
先行するメモリアクセス要求のキャツシュヒツトレベル
を保持しているレベル保持レジスタ１０９の出力とステ
ージ１のメモリアクセス要求のキャツシュヒツトレベル
が等し−１１：＼− ければ、ステージ１のメモリアクセス要求はキャッシュ
メモリアドレス登録部１０４の索引と平行して、同時に
キャッシュメモリ１０Ｇのデータ読出を実行し、次のク
ロックタイミングでキャッシュデータレジスタ１０Ｄに
該読出データを格納する。

上記動作中で、セレクタ１１５．セレクタ１１６の制御
は、前記の通り、タイミング制御部１０Ｆにより行なわ
れる。タイミング制御部１０Ｆは、各処理装置から発行
されたメモリアクセス要求の要求指令を格納する、パイ
プライン中の要求指令レジスタ１１１，１１２，１１３
から、各ステージのメモリアクセス要求の情報（要求の
有効状態・書込み要求／読出要求・要求元装置）を得て
、セレクタ１１５．セレクタ１１６を制御する。例えば
、ステージ３にメモリアクセス要求が存在せず、かつ、
ステージ２とステージ１が同一のＣＰＵから発行された
メモリアクセス要求ではないとき、ステージ１が読出要
求ならば、セレクタ１１５、セレクタ１１６でアドレス
レジスタ１０３の下位アドレスとレベル保持レジスタ１
０７の出力が選択され、キャッシュメモリ１０Ｃのデー
タが読出される。また、ステージ２およびステージ３に
メモリアクセス要求が存在せず、ステージ１がキャツシ
ュヒツトの読出要求の時も同様である。ただし、ここで
キャッシュデータレジスタＩＯＤにキャッシュメモリ１
０Ｃ読出データが格納されるのは、比較器１０８の比較
結果が一致のときのみである。また、このときセレクタ
１１７も同時に制御され、要求指令レジスタ１１１の内
容が選択される。

次に、キャッシュデータレジスタ１０Ｄに読出されたデ
ータは、データリプライ部１０Ｅににり要求元装置に返
されるが、この制御は、リプライ制御部１１０にて行な
われる。リプライ制御部１１０はタイミング制御部１０
Ｆよりリプライタイミングの情報を受は取る。実施例に
おけるパイプラインの処理で実行されたメモリアクセス
要求は、一般的な処理に比べ２クロックサイクル分だけ
速くパイプライン処理を終了することになるの−１９゛
・。

で、このタイミングを考慮して、データの要求元へのリ
プライを実行するように、データリプライ部１０Ｅを制
御する。また、同じタイミングで要求元装置へリプライ
信号を発行する。

以上が本実施例の動作であり、このようにして、メモリ
アクセス制御装置２０２内の処理時間を短縮することが
できる。なお、キャッシュミスヒツト時および、先行す
るメモリアクセス要求と異なるレベルをアクセスする場
合は、この限りではなく、従来のパイプライン処理を実
行する。

〔発明の効果〕

以上説明したように本発明は、各処理装置から受付けら
れた後続するキャツシュヒツトメモリ読出要求が、先行
するメモリアクセス要求とキャッシュの同一のレベルを
アクセスする場合に、キャッシュメモリのアドレス登録
部の索引と平行してキャッシュメモリのデータ部の該当
レベルのデータを読出せるようにすることにより、各処
理装置から受付けられたメモリアクセス要求の、メモリ
アクセス制御装置内での処理時間を短縮し、性能を上げ
ることができる効果がある。

【図面の簡単な説明】

第１図は第２図のメモリアクセス制御装置２０２のブロ
ック図、第２図はメモリアクセ４ス制御装置を含むコン
ピュータシステムの概要を表わす図、第３図はメモリア
クセス制御装置の従来例を示すブロック図である。 １０２・・・メモリアクセス要求受付部、１０３・・・
アドレスレジスタ、 １０４・・・キャッシュメモリアドレス登録部、１０５
．１０８・・・比較器、 １０６・・・キャツシュヒツトレベルレジスタ、１０７
・・・キャッシュレベルレジスタ、１０９・・・レベル
保持レジスタ、 １０Ａ、１０Ｂ・・・キャッシュアドレスレジスタ１０
Ｇ・・・キャッシュメモリデータ登録部、１０Ｄ・・・
キャッシュデータレジスタ、１０Ｅ・・・データリプラ
イ部、 １０Ｆ・・・タイミング制御部、 １１０・・・リプライ制御部、 −２・１− １１１〜１１４・・・要求指令レジスタ斗、１１５〜１
１７・・・セレクタ、 １１８．１１９・・・セレクタ制御信号線、１１Ａ・・
・キャッシュデータレジスタ制御信号線、１１Ｂ・・・
インバータ； ２０１・・・ＣＰｔＪ。 ２０２・・・メモリアクセス制御装置、２０３・・・主
記憶装置（ＭＭＵ）、 ２０４・・・キャッシュメモリ、 ２０５・・・入出力処理装置（ＩＯＰ）。 特許出願人　　日本電気株式会社 ５−　、 ”　　−２２− 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 セットアソシアティヴ方式のキャッシュメモリを有し、
   各処理装置からのメモリアクセス要求を受付けると、要
   求アドレス、書込みデータおよび要求指令はパイプライ
   ン制御下に入り、アドレスレジスタに格納されている処
   理装置からの要求アドレスでキャッシュメモリアドレス
   登録部を索引し、キャッシュヒットまたはミスヒットの
   判定およびキャッシュヒットレベルの割出しを行ない、
   要求指令に従い、各処理を実行するメモリアクセス制御
   装置において、 キャッシュヒット時のヒットレベルを保持するレベル保
   持レジスタと、 該レベル保持レジスタの格納データと該レベル保持レジ
   スタへの入力データとを比較する比較器と、 パイプラインから該キャッシュメモリに供給されるキャ
   ッシュアドレスまたは前記アドレスレジスタからの要求
   アドレスを選択する第１のセレクタと、 パイプラインから供給されるキャッシュヒットレベルま
   たは該レベル保持レジスタの出力を選択する第２のセレ
   クタと、 キャッシュメモリを読出すステージから供給される要求
   指令または第１ステージから供給される要求指令を選択
   する第３のセレクタと、 通常はパイプラインから供給されるキャッシュアドレス
   、キャッシュヒットレベルを選択し、各処理装置から発
   行されたメモリアクセス要求の要求指令が格納される、
   パイプライン中の要求指令レジスタから各ステージのメ
   モリアクセス要求の情報を得て、キャッシュメモリを読
   出すステージにメモリアクセス要求が存在せず、かつ該
   ステージを除くステージのメモリアクセス要求が同一の
   処理装置から発行されたものでないときは、前記アドレ
   スレジスタからの要求アドレス、前記レベル保持レジス
   タの出力、第１ステージから供給される要求指令をそれ
   ぞれ選択するように第１、第２、第３のセレクタを制御
   するタイミング制御部と、 該比較器による比較結果が一致の場合は、前記キャッシ
   ュメモリからの読出データを格納するキャッシュ読出デ
   ータレジスタに読出データをセットし、前記レベル保持
   レジスタをホールドし、不一致の場合は、該キャッシュ
   読出データレジスタに読出データをセットせず、該レベ
   ル保持レジスタをセットするレジスタ制御手段と、 タイミング制御部よりリプライタイミングの情報を受け
   とると、データリプライ部を制御して前記キャッシュ読
   出データの要求元へ送出し、要求元へリプライ信号を出
   力するリプライ制御部とを有することを特徴とするメモ
   リアクセス制御装置。