JPS632170B2 - - Google Patents
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- Publication number
- JPS632170B2 JPS632170B2 JP11093280A JP11093280A JPS632170B2 JP S632170 B2 JPS632170 B2 JP S632170B2 JP 11093280 A JP11093280 A JP 11093280A JP 11093280 A JP11093280 A JP 11093280A JP S632170 B2 JPS632170 B2 JP S632170B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- filter
- capacitor
- switched capacitor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はバイカツド（Biquad）回路を使用す
るフイルタにおいて入・出力端子の信号極性が同
相にできるフイルタに関する。
るフイルタにおいて入・出力端子の信号極性が同
相にできるフイルタに関する。
従来複数のスイツチドキヤパシタと積分器２段
で構成したバイカツド回路を使用するフイルタは
第１図に示す構成であつた。演算増幅器OP1，
OP2と積分用コンデンサC1，C2（但しC1＝C2＝Ｃ
とする）による積分器を２段縦続接続し、スイツ
チドキヤパシタをK0C，K1C，K2C、K4Cの４
個、通常コンデンサK3Cとを使用したフイルタで
は入力電圧V1と出力電圧V2は逆極性となつてい
る。今スイツチドキヤパシタを接続した積分関数
を近似的にアナログ積分関数−１／Ｓ（Ｓ＝jω）で 表わすと第２図の等価回路が得られる。
で構成したバイカツド回路を使用するフイルタは
第１図に示す構成であつた。演算増幅器OP1，
OP2と積分用コンデンサC1，C2（但しC1＝C2＝Ｃ
とする）による積分器を２段縦続接続し、スイツ
チドキヤパシタをK0C，K1C，K2C、K4Cの４
個、通常コンデンサK3Cとを使用したフイルタで
は入力電圧V1と出力電圧V2は逆極性となつてい
る。今スイツチドキヤパシタを接続した積分関数
を近似的にアナログ積分関数−１／Ｓ（Ｓ＝jω）で 表わすと第２図の等価回路が得られる。
第２図において
α0＝K0／Ｔ、α1＝K1／Ｔ、α2＝K2／Ｔ
α3＝K3、α4＝K4／Ｔ
（たゞしＴはスイツチドキヤパシタのサンプリン
グ周期を示す。） と置いてV1、Vn、V2の間の関係を式で示すと Vn＝α0（−１／Ｓ）V1＋α1（−１／Ｓ）V2 ……(1) V2＝−α2（−１／Ｓ）Vn＋α4（−１／Ｓ）V2−α3V1
…(2) (1)(2)式からVnを消去してV2／V1を求めると V2／V1＝−（α0α2＋α3S2）／α1α2＋α4S＋S
2……(3) (3)式の負符号は入力信号V1に対して出力信号
V2は極性が反転することを示している。そのた
めV1と同相の出力信号V2を得る場合には、第１
図の出力部（或いは入力部）に位相反転用演算増
幅器を付加使用する必要がある。そのため消費電
力が増大し、フイルタが大型化・高価となる欠点
があつた。
グ周期を示す。） と置いてV1、Vn、V2の間の関係を式で示すと Vn＝α0（−１／Ｓ）V1＋α1（−１／Ｓ）V2 ……(1) V2＝−α2（−１／Ｓ）Vn＋α4（−１／Ｓ）V2−α3V1
…(2) (1)(2)式からVnを消去してV2／V1を求めると V2／V1＝−（α0α2＋α3S2）／α1α2＋α4S＋S
2……(3) (3)式の負符号は入力信号V1に対して出力信号
V2は極性が反転することを示している。そのた
めV1と同相の出力信号V2を得る場合には、第１
図の出力部（或いは入力部）に位相反転用演算増
幅器を付加使用する必要がある。そのため消費電
力が増大し、フイルタが大型化・高価となる欠点
があつた。
本発明の目的は前述の欠点を改善し簡易な構成
で入力と同相の出力信号を得るバイカツド回路を
使用するフイルタを提供することにある。
で入力と同相の出力信号を得るバイカツド回路を
使用するフイルタを提供することにある。
以下図面に示す本発明の実施例について説明す
る。第３図は本発明の第１実施例を示す回路構成
図で第１図と同一の符号は同様のものを示してい
る。K3Cはコンデンサで第１段の積分器を構成す
る演算増幅器OP1に対しスイツチドキヤパシタ
K0Cと並列接続され、入力信号V1を通過させて
いる。第２段の積分器を構成する演算増幅器OP2
の入力にはスイツチドキヤパシタK2Cに対し並列
接続されたコンデンサK6Cと、入力信号V1を直
接印加するためのスイツチドキヤパシタK5Cとが
接続されている。K3CとK6Cを接続使用したこと
による不要出力信号成分をキヤンセルするための
コンデンサK5Cを使用している。第２図と同様に
等価回路を画くと第４図のようになる。第２図と
同様にV1，Vn，V2の関係式を求めると次のよう
になる。
る。第３図は本発明の第１実施例を示す回路構成
図で第１図と同一の符号は同様のものを示してい
る。K3Cはコンデンサで第１段の積分器を構成す
る演算増幅器OP1に対しスイツチドキヤパシタ
K0Cと並列接続され、入力信号V1を通過させて
いる。第２段の積分器を構成する演算増幅器OP2
の入力にはスイツチドキヤパシタK2Cに対し並列
接続されたコンデンサK6Cと、入力信号V1を直
接印加するためのスイツチドキヤパシタK5Cとが
接続されている。K3CとK6Cを接続使用したこと
による不要出力信号成分をキヤンセルするための
コンデンサK5Cを使用している。第２図と同様に
等価回路を画くと第４図のようになる。第２図と
同様にV1，Vn，V2の関係式を求めると次のよう
になる。
α0＝K0／Ｔ、α1＝K1／Ｔ、α2＝K2／Ｔ、α3＝K3
α4＝K4／Ｔ、α5＝K5／Ｔ、α6＝K6
Vn＝−α0（−１／Ｓ）V1＋α1（−１／Ｓ）V2−α3V1
…(4) V2＝−α2（−１／Ｓ）Vn＋α4（−１／Ｓ）V2−α5（
− １／Ｓ） −α6Vn ……(5) (4)(5)式からVnを消去してV2／V1を求めると V2／V1＝α0α2−（α2α3−α5
＋α0α6）Ｓ＋α3α6S2／α1α2＋（α4−α1α6）Ｓ
＋S2……(6) ここで α5＝α2α3＋α0α6 ……(7) となるように各容量値を選定すると(6)式は V2／V1＝α0α2＋α3α6S2／α1α2＋（α4−α1α6
）Ｓ＋S2……(8) となり、(8)式は(3)式と同様帯域消去フイルタの関
数を示している。(8)式の右辺には負符号がない。
これはV1とV2の極性が同相であることを示して
いる。即ち第４図の回路により入出力信号の位相
が反転してない帯域消去フイルタを実現できる。
…(4) V2＝−α2（−１／Ｓ）Vn＋α4（−１／Ｓ）V2−α5（
− １／Ｓ） −α6Vn ……(5) (4)(5)式からVnを消去してV2／V1を求めると V2／V1＝α0α2−（α2α3−α5
＋α0α6）Ｓ＋α3α6S2／α1α2＋（α4−α1α6）Ｓ
＋S2……(6) ここで α5＝α2α3＋α0α6 ……(7) となるように各容量値を選定すると(6)式は V2／V1＝α0α2＋α3α6S2／α1α2＋（α4−α1α6
）Ｓ＋S2……(8) となり、(8)式は(3)式と同様帯域消去フイルタの関
数を示している。(8)式の右辺には負符号がない。
これはV1とV2の極性が同相であることを示して
いる。即ち第４図の回路により入出力信号の位相
が反転してない帯域消去フイルタを実現できる。
なお容量値を次の条件を満たすように選定する
と入出力信号の位相が同じの低域通過フイルタ、
高域通過フイルタ、帯域通過フイルタを実現する
こともできる。
と入出力信号の位相が同じの低域通過フイルタ、
高域通過フイルタ、帯域通過フイルタを実現する
こともできる。
Ａ 低域通過フイルタ
α5＝α2α3＋α0α6
α3＝０（又はα6＝０）とする。
V2／V1＝α0α2／α1α2＋（α4−α1α6）Ｓ＋S2…
…(9) Ｂ 高域通過フイルタ α5＝α2α3＋α0α6 α0＝０とする V2／V1＝α3α6S2／α1α2＋（α4−α1α6）Ｓ＋S2
……(10) Ｃ 帯域通過フイルタ α0＝０、α3＝０とする V2／V1＝α5S／α1α2＋（α4−α1α6）Ｓ＋S2……(
11) 次に第５図は本発明の第２実施例として、入力
信号に対し同相逆相の２個の出力信号を得る場合
の回路構成図である。V1端子からの入力に対し
てはV2の出力が同相で、V3端子からの入力に対
してはV2の出力が逆相となる。そして演算増幅
器OP1の入力端子についてV3端子からの入力が
スイツチドキヤパシタを介しての経路が存在し、
この経路による動作は第１図の場合と同じで、ま
たV1端子からの入力の場合は第３図の動作を行
なうので、適宜切替え使用できる。また同時に使
用できる。
…(9) Ｂ 高域通過フイルタ α5＝α2α3＋α0α6 α0＝０とする V2／V1＝α3α6S2／α1α2＋（α4−α1α6）Ｓ＋S2
……(10) Ｃ 帯域通過フイルタ α0＝０、α3＝０とする V2／V1＝α5S／α1α2＋（α4−α1α6）Ｓ＋S2……(
11) 次に第５図は本発明の第２実施例として、入力
信号に対し同相逆相の２個の出力信号を得る場合
の回路構成図である。V1端子からの入力に対し
てはV2の出力が同相で、V3端子からの入力に対
してはV2の出力が逆相となる。そして演算増幅
器OP1の入力端子についてV3端子からの入力が
スイツチドキヤパシタを介しての経路が存在し、
この経路による動作は第１図の場合と同じで、ま
たV1端子からの入力の場合は第３図の動作を行
なうので、適宜切替え使用できる。また同時に使
用できる。
このようにして本発明によるとバイカツド回路
を使用するフイルタにおいて入力信号に対し出力
信号が同相となる構成が容易に得られるので小
型・簡易である。
を使用するフイルタにおいて入力信号に対し出力
信号が同相となる構成が容易に得られるので小
型・簡易である。
第１図は従来のフイルタの回路構成図、第２図
は第１図の等価回路図、第３図は本発明の第１実
施例の回路構成図、第４図は第３図の等価回路
図、第５図は本発明の第２実施例の回路構成図で
ある。 OP1，OP2……演算増幅器、C1，C2……コンデ
ンサ、K0C，K1C，K2C，K4C，K5C……スイツ
チドキヤパシタ。
は第１図の等価回路図、第３図は本発明の第１実
施例の回路構成図、第４図は第３図の等価回路
図、第５図は本発明の第２実施例の回路構成図で
ある。 OP1，OP2……演算増幅器、C1，C2……コンデ
ンサ、K0C，K1C，K2C，K4C，K5C……スイツ
チドキヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 複数のスイツチドキヤパシタと積分器２段で
構成したバイカツド回路を使用するフイルタにお
いて、第１段積分器に対しスイツチドキヤパシタ
と並列接続して入力信号を直接結合させるコンデ
ンサを具備し、第２段積分器の入力には前記第１
段積分器出力をスイツチドキヤパシタを介して入
力させる接続回路と、該接続回路と並列接続され
たコンデンサと、第１段積分器入力を他のスイツ
チドキヤパシタを経由して第２段積分器に入力さ
せる接続回路とを具備することを特徴とするバイ
カツド回路を使用するフイルタ。 ２ 第１段積分器入力には他のスイツチドキヤパ
シタのみを経由し、第２段積分器入力にはスイツ
チドキヤパシタとキヤパシタの並列接続回路を経
由する入力端子を更に設けたことを特徴とする特
許請求の範囲第１項記載のバイカツド回路を使用
するフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093280A JPS5735410A (en) | 1980-08-11 | 1980-08-11 | Filter using bi quad circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093280A JPS5735410A (en) | 1980-08-11 | 1980-08-11 | Filter using bi quad circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735410A JPS5735410A (en) | 1982-02-26 |
| JPS632170B2 true JPS632170B2 (ja) | 1988-01-18 |
Family
ID=14548250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11093280A Granted JPS5735410A (en) | 1980-08-11 | 1980-08-11 | Filter using bi quad circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5735410A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109972B2 (ja) * | 1986-12-29 | 1995-11-22 | ソニー株式会社 | フィルタ回路 |
-
1980
- 1980-08-11 JP JP11093280A patent/JPS5735410A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735410A (en) | 1982-02-26 |
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