JPS63237575A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
- Publication number
- JPS63237575A JPS63237575A JP62073251A JP7325187A JPS63237575A JP S63237575 A JPS63237575 A JP S63237575A JP 62073251 A JP62073251 A JP 62073251A JP 7325187 A JP7325187 A JP 7325187A JP S63237575 A JPS63237575 A JP S63237575A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- film
- insulating film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はにｌ５ＦＥＴ製造方法に関する。
［従来の技術〕
近年’、 ｓｏＩ基板を用いた積層デバイスが盛んに開
発されている。その−例として、Ａ、Ｈ，５ｈａｈ等に
よる積層ＣＭＯ３ＳＲＡＭ（１９８４，シンポジウムオ
ンブイエルニスアイシンポジウム、ダイジェストオンテ
クニカルペーパース、 １９８４． Ｓｙ＋ａｐｏｓｉ
ｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎ６１ｏｇｙ Ｄｉ
ｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅ
ｒｓ）がある。その構造を第２図に示す。図において、
３はゲート電極、４はゲート絶縁膜、２１はｎ−拡散層
、２２はρ９拡散層、２３はｎ０層、２４はＡＱ主電極
ある。図より、ゲート電極３を、ＭＯＳＦＥＴとｐＭＯ
ｓＦＥＴとに共通に使用していることがわかる。このと
き、上層に位置するｐ ＭＯＳＦＥＴ用の半導体膜表面
が平坦化されていないためソース・ドレイン領域を形成
する時に、イオン注入用マスクとして使用するフォトレ
ジストの露光精度が上がらず、これが素子の微細化に欠
点となっている。
発されている。その−例として、Ａ、Ｈ，５ｈａｈ等に
よる積層ＣＭＯ３ＳＲＡＭ（１９８４，シンポジウムオ
ンブイエルニスアイシンポジウム、ダイジェストオンテ
クニカルペーパース、 １９８４． Ｓｙ＋ａｐｏｓｉ
ｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎ６１ｏｇｙ Ｄｉ
ｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅ
ｒｓ）がある。その構造を第２図に示す。図において、
３はゲート電極、４はゲート絶縁膜、２１はｎ−拡散層
、２２はρ９拡散層、２３はｎ０層、２４はＡＱ主電極
ある。図より、ゲート電極３を、ＭＯＳＦＥＴとｐＭＯ
ｓＦＥＴとに共通に使用していることがわかる。このと
き、上層に位置するｐ ＭＯＳＦＥＴ用の半導体膜表面
が平坦化されていないためソース・ドレイン領域を形成
する時に、イオン注入用マスクとして使用するフォトレ
ジストの露光精度が上がらず、これが素子の微細化に欠
点となっている。
この問題を解消するためにはセルファライン法によりソ
ースおよびドレイン領域を形成する必要が、ある。また
、ｐ ＭＯＳＦＥＴ用の半導体膜表面と表面保護用の５
ｉｎ２とが接触した界面に発生する界面準位によりゲー
ト電極３では制御できないソース・ドレイン間電流が前
述の界面近傍を流れる可能性があり、これを除去するた
めには、ｐ ＭＯ５ＦＥＴ用半導体膜表面に第２のゲー
ト電極（バックゲート電極）を設けなければならないと
いう欠点がある。
ースおよびドレイン領域を形成する必要が、ある。また
、ｐ ＭＯＳＦＥＴ用の半導体膜表面と表面保護用の５
ｉｎ２とが接触した界面に発生する界面準位によりゲー
ト電極３では制御できないソース・ドレイン間電流が前
述の界面近傍を流れる可能性があり、これを除去するた
めには、ｐ ＭＯ５ＦＥＴ用半導体膜表面に第２のゲー
ト電極（バックゲート電極）を設けなければならないと
いう欠点がある。
本発明の目的はこのような従来の欠点を除去したＭＩＳ
ＦＥＴ製造方法を提供することにある。また。
ＦＥＴ製造方法を提供することにある。また。
チャネル領域となる半導体膜が平坦化により薄膜化され
ているので、作製したＭＯＳＦＥＴのドレイン電流−ド
レイン電圧特性において、サブスレッショルド電流の傾
きをより急峻なものにすることが可能になる。
ているので、作製したＭＯＳＦＥＴのドレイン電流−ド
レイン電圧特性において、サブスレッショルド電流の傾
きをより急峻なものにすることが可能になる。
本発明はＳＯＩ基板を用いたＭＩＳＦＥＴの製造方法に
おいて、半導体基板上に絶縁膜を形成したのち、第１の
ゲート電極を形成する工程と、前記第１のゲート電極表
面に第１のゲート絶縁膜を成長させる工程と、前記第１
のゲート電極膜厚と第１のゲート絶縁膜厚の合計膜厚よ
り厚い半導体膜を形成する工程と、イオン注入法により
前記半導体膜表面に不純物層を形成する工程と、その後
、前記第１のゲート絶縁膜を露出させず、かつ前記第１
のゲート電極上以外の不純物層が除去されない程度に前
記半導体膜表面を研磨して平坦化する工程と、第２のゲ
ート絶縁膜を形成し、更に第１のゲート”電極により形
成されるＭＩＳＦＥＴのチャネル領域を全て覆う形状を
有する第２のゲート電極を形成する工程とを含むことを
特徴とする半導体素子製造方法である。
おいて、半導体基板上に絶縁膜を形成したのち、第１の
ゲート電極を形成する工程と、前記第１のゲート電極表
面に第１のゲート絶縁膜を成長させる工程と、前記第１
のゲート電極膜厚と第１のゲート絶縁膜厚の合計膜厚よ
り厚い半導体膜を形成する工程と、イオン注入法により
前記半導体膜表面に不純物層を形成する工程と、その後
、前記第１のゲート絶縁膜を露出させず、かつ前記第１
のゲート電極上以外の不純物層が除去されない程度に前
記半導体膜表面を研磨して平坦化する工程と、第２のゲ
ート絶縁膜を形成し、更に第１のゲート”電極により形
成されるＭＩＳＦＥＴのチャネル領域を全て覆う形状を
有する第２のゲート電極を形成する工程とを含むことを
特徴とする半導体素子製造方法である。
以下１本発明の実施例について図面を参照して詳細に説
明する。
明する。
ここで、ＭＩＳＦＥＴとしてシリコンを用いたｎ ＭＯ
ＳＦＥＴを例にとって説明する。シリコンは他の半導体
膜でも、また、ｎ ＭＯ３ＦＥＴ以外にｐ ＭＯＳＦＥ
Ｔでも可能である。
ＳＦＥＴを例にとって説明する。シリコンは他の半導体
膜でも、また、ｎ ＭＯ３ＦＥＴ以外にｐ ＭＯＳＦＥ
Ｔでも可能である。
第１図（ａ）において、Ｓｉ基板１上にまず１μ５Ｓｉ
ｎ２２を熱酸化法により形成する。つぎに、ｎｏ、。１
．−３ｉをＬＰＣＶＤ法により０．５ｉｍ成長したのち
、ゲート電極３をレジスト工程およびエツチング工程に
より形成する。つぎに、熱酸化法を用いてゲート電極３
表面にゲート絶縁膜４として酸化膜を４００人成長させ
る。その後、第１図（ｂ）に示すようにＬＰＣＶＤ法を
用いて０．７４の膜厚を有するＳｉ薄膜５を表面に堆積
する。次に、イオン注入法を用いて、ＡｓをＳｉ薄膜５
に導入する。このときの注入条件は加速電圧が１８０Ｋ
ｅＶ 、ドーズ量が５Ｘ１０”ロー２である。
ｎ２２を熱酸化法により形成する。つぎに、ｎｏ、。１
．−３ｉをＬＰＣＶＤ法により０．５ｉｍ成長したのち
、ゲート電極３をレジスト工程およびエツチング工程に
より形成する。つぎに、熱酸化法を用いてゲート電極３
表面にゲート絶縁膜４として酸化膜を４００人成長させ
る。その後、第１図（ｂ）に示すようにＬＰＣＶＤ法を
用いて０．７４の膜厚を有するＳｉ薄膜５を表面に堆積
する。次に、イオン注入法を用いて、ＡｓをＳｉ薄膜５
に導入する。このときの注入条件は加速電圧が１８０Ｋ
ｅＶ 、ドーズ量が５Ｘ１０”ロー２である。
このＳｉ薄膜５の表面には、ゲート電極３の形状に対応
した凹凸が存在するので、これを平坦化するために機械
化学研磨法により表面を研磨する。これによりＳｉ薄膜
５の表面が平坦化され、第１図（ｃ）に示す５ｉＷＩ膜
７が得られる。このとき、研磨の程度はゲート絶縁膜４
を露出させず、かつソース領域８およびドレイン領域９
となるイオン注入層６を残して終了させる。つぎに、Ｓ
ｉ薄膜７の表面上にバックゲート絶縁膜ＩＯを４００人
成長させたのち。
した凹凸が存在するので、これを平坦化するために機械
化学研磨法により表面を研磨する。これによりＳｉ薄膜
５の表面が平坦化され、第１図（ｃ）に示す５ｉＷＩ膜
７が得られる。このとき、研磨の程度はゲート絶縁膜４
を露出させず、かつソース領域８およびドレイン領域９
となるイオン注入層６を残して終了させる。つぎに、Ｓ
ｉ薄膜７の表面上にバックゲート絶縁膜ＩＯを４００人
成長させたのち。
ＭＩＳＦＥＴのチャネル領域１６をすべて覆うような形
状をもつバックゲート１１を０．５μｍ ＬＰＣＶＤ
ｐｏｌｙ−Ｓｉにより形成する。
状をもつバックゲート１１を０．５μｍ ＬＰＣＶＤ
ｐｏｌｙ−Ｓｉにより形成する。
つぎに第１図（ｄ）において、表面保護膜となるＳｉ基
板１上を０．５ｇｎ、 ｔ、ｐｃｖｏ法により成長させ
たのち、ソース領域８、ドレイン領域９およびバックゲ
ート１１にコンタクト孔を開孔し、ＡＱＬこよるソース
電極１３、ドレイン電極１４およびゲート電極１５を形
成し、ＭＩＳＦＥＴを完成する。
板１上を０．５ｇｎ、 ｔ、ｐｃｖｏ法により成長させ
たのち、ソース領域８、ドレイン領域９およびバックゲ
ート１１にコンタクト孔を開孔し、ＡＱＬこよるソース
電極１３、ドレイン電極１４およびゲート電極１５を形
成し、ＭＩＳＦＥＴを完成する。
以上実施例では、イオン注入不純物としてＡｓを、また
ゲート絶縁膜としてＳｉ酸化膜を使用したが、他のもの
でもよいことは明らかである。
ゲート絶縁膜としてＳｉ酸化膜を使用したが、他のもの
でもよいことは明らかである。
本発明はゲート電極をＳＯＩ薄膜の裏面に有する構造の
ＭＩＳＦＥＴの製造方法に関するものであり、ＳＯＩ薄
膜表面を研磨などを用いて平坦化することにより、ソー
スおよびドレイン領域をセルファライン的に形成できる
。また、平坦化されたＳＯＩ薄膜表面に第２のゲート電
極（バックゲート）を有しているため、ＳＯＩ薄膜表面
と表面保護膜となるＳｉｎ２が直接接触したときに生ず
る。ゲート電極によって制御できない、ソース・ドレイ
ン間電流の制御が可能となる。特に本発明によればＳＯ
Ｉ薄膜表面が十分に平坦化されているため、第２のゲー
ト電極をレジスト工程において、精度よく加工できる効
果を有する。
ＭＩＳＦＥＴの製造方法に関するものであり、ＳＯＩ薄
膜表面を研磨などを用いて平坦化することにより、ソー
スおよびドレイン領域をセルファライン的に形成できる
。また、平坦化されたＳＯＩ薄膜表面に第２のゲート電
極（バックゲート）を有しているため、ＳＯＩ薄膜表面
と表面保護膜となるＳｉｎ２が直接接触したときに生ず
る。ゲート電極によって制御できない、ソース・ドレイ
ン間電流の制御が可能となる。特に本発明によればＳＯ
Ｉ薄膜表面が十分に平坦化されているため、第２のゲー
ト電極をレジスト工程において、精度よく加工できる効
果を有する。
第１図（ａ）〜（ｄ）は本発明の実施例を工程順に示す
断面図、第２図は従来例を示す断面図である。 １・・・８１基板 ２，１２・・・Ｓｉｎ
。
断面図、第２図は従来例を示す断面図である。 １・・・８１基板 ２，１２・・・Ｓｉｎ
。
Claims (1)
- （１）ＳＯＩ基板を用いたＭＩＳＦＥＴの製造方法にお
いて、半導体基板上に絶縁膜を形成したのち、第１のゲ
ート電極を形成する工程と、前記第１のゲート電極表面
に第１のゲート絶縁膜を成長させる工程と、前記第１の
ゲート電極膜厚と第１のゲート絶縁膜厚の合計膜厚より
厚い半導体膜を形成する工程と、イオン注入法により前
記半導体膜表面に不純物層を形成する工程と、その後、
前記第１のゲート絶縁膜を露出させず、かつ前記第１の
ゲート電極上以外の不純物層が除去されない程度に前記
半導体膜表面を研磨して平坦化する工程と、第２のゲー
ト絶縁膜を形成し、更に第１のゲート電極により形成さ
れるＭＩＳＦＥＴのチャネル領域を全て覆う形状を有す
る第２のゲート電極を形成する工程とを含むことを特徴
とする半導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073251A JPH065756B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073251A JPH065756B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63237575A true JPS63237575A (ja) | 1988-10-04 |
| JPH065756B2 JPH065756B2 (ja) | 1994-01-19 |
Family
ID=13512772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073251A Expired - Lifetime JPH065756B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065756B2 (ja) |
-
1987
- 1987-03-26 JP JP62073251A patent/JPH065756B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065756B2 (ja) | 1994-01-19 |
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