JPS63244859A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS63244859A JPS63244859A JP7918287A JP7918287A JPS63244859A JP S63244859 A JPS63244859 A JP S63244859A JP 7918287 A JP7918287 A JP 7918287A JP 7918287 A JP7918287 A JP 7918287A JP S63244859 A JPS63244859 A JP S63244859A
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- Japan
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- wiring
- insulating layer
- layer
- wiring layer
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、シリコンゲートＬＳＩの電極配線などに適用
できる半導体装置およびその製造方法に関する。
できる半導体装置およびその製造方法に関する。
（従来の技術）
第５図および第６図は従来の半導体装置の断面図である
。第５図の半導体装置は、半導体基板９上に絶縁層２．
３が堆積されると共に、絶縁層３上に電極配線のための
絶縁層４が堆積されている。
。第５図の半導体装置は、半導体基板９上に絶縁層２．
３が堆積されると共に、絶縁層３上に電極配線のための
絶縁層４が堆積されている。
又、基板９上の所定位置にはポリシリコンなどからなる
ゲート電極１が薄い絶縁層を介して形成されると共に、
絶縁層３内にはシリサイドなどからなる配線路５が形成
されている。６はフィールド酸化膜、１０はイオン注入
で基板９に形成されたＮ＋領領域ある。前記配線路５お
よびＮ＋領域１０上の絶縁層２． ３．４にはコンタク
トホールが形成され、このコンタクトホールにアルミニ
ウム、ポリシリコンなどの配線用金属がスパッタリング
法によって充填されて配線層７が形成されると共に、絶
縁層４上の所定位置には同様な配線用金属が充填されて
配線層７の一部をなす配線電極７ａが形成されている。
ゲート電極１が薄い絶縁層を介して形成されると共に、
絶縁層３内にはシリサイドなどからなる配線路５が形成
されている。６はフィールド酸化膜、１０はイオン注入
で基板９に形成されたＮ＋領領域ある。前記配線路５お
よびＮ＋領域１０上の絶縁層２． ３．４にはコンタク
トホールが形成され、このコンタクトホールにアルミニ
ウム、ポリシリコンなどの配線用金属がスパッタリング
法によって充填されて配線層７が形成されると共に、絶
縁層４上の所定位置には同様な配線用金属が充填されて
配線層７の一部をなす配線電極７ａが形成されている。
そして、これらの配線層７および絶縁層４を保護するパ
ッシベーション層８が堆積されて半導体装置が構成され
ている。ここで、前記配線層７は絶縁層４全面に配線用
金属を堆積した後、配線予定部位をレジストでマスキン
グしてエツチングバックすることにより配線予定部位以
外の配線用金属を除去して形成する。従って、配線層７
は絶縁層４上面より高くなっている。
ッシベーション層８が堆積されて半導体装置が構成され
ている。ここで、前記配線層７は絶縁層４全面に配線用
金属を堆積した後、配線予定部位をレジストでマスキン
グしてエツチングバックすることにより配線予定部位以
外の配線用金属を除去して形成する。従って、配線層７
は絶縁層４上面より高くなっている。
第６図の従来例は基板９に積層された絶縁層４上に並行
する配線層７が形成され、この上部にパッシベーション
層８が堆積されている。この場合は配線のためのコンタ
クトホールや溝を形成することなく、配線層７は絶縁層
４上面に堆積するように形成されている。
する配線層７が形成され、この上部にパッシベーション
層８が堆積されている。この場合は配線のためのコンタ
クトホールや溝を形成することなく、配線層７は絶縁層
４上面に堆積するように形成されている。
（発明が解決しようとする問題点）
このようにいずれの従来例においても配線層７が絶縁層
４よりも上方に突出する構造となっている。このような
構造では半導体装置に樹脂をモールドしたり、表面保護
のための窒化ケイ素（ＳｉＮ）膜をプラズマ成長させた
りすると、これらの応力が突出した配線層７に作用して
断線する。又、この断線は配線層の幅が小さくなるに従
って多く生じるため半導体装置を微細化する際の制約と
もなっている。これらに加えて、第４図の従来例では配
線層ピッチが小さくなるとバッジベージジン膜８の緻密
な堆積が難しくなり、バッジベージジン膜８に空洞部１
１が形成される、問題がある。
４よりも上方に突出する構造となっている。このような
構造では半導体装置に樹脂をモールドしたり、表面保護
のための窒化ケイ素（ＳｉＮ）膜をプラズマ成長させた
りすると、これらの応力が突出した配線層７に作用して
断線する。又、この断線は配線層の幅が小さくなるに従
って多く生じるため半導体装置を微細化する際の制約と
もなっている。これらに加えて、第４図の従来例では配
線層ピッチが小さくなるとバッジベージジン膜８の緻密
な堆積が難しくなり、バッジベージジン膜８に空洞部１
１が形成される、問題がある。
本発明は上記事情を考慮してなされたもので配線層が断
線したリパッシベーション膜に空洞を生ずることのない
半導体装置およびその製造方法を提供することを目的と
する。
線したリパッシベーション膜に空洞を生ずることのない
半導体装置およびその製造方法を提供することを目的と
する。
（問題点を解決するための手段）
上記目的を達成するため本発明による半導体装置は、上
面が絶縁層と同一面となるように配線層を絶縁層に埋設
したことを特徴とする。
面が絶縁層と同一面となるように配線層を絶縁層に埋設
したことを特徴とする。
又、本発明による半導体装置の製造方法は、半導体基板
に積層された絶縁層の配線予定部位に配線用凹部を形成
する工程と、配線用金属を、前記配線用凹部に埋め込ま
せるように前記絶縁層上に積層して配線層を形成する工
程と、前記配線層の上面が前記絶縁層の上面と同一面と
なるように前記絶縁層上面に堆積された前記配線用金属
をエツチングする工程と、前記配線層および前記絶縁層
上にパッジベージジン層を堆積する工程とを有すること
を特徴とする。
に積層された絶縁層の配線予定部位に配線用凹部を形成
する工程と、配線用金属を、前記配線用凹部に埋め込ま
せるように前記絶縁層上に積層して配線層を形成する工
程と、前記配線層の上面が前記絶縁層の上面と同一面と
なるように前記絶縁層上面に堆積された前記配線用金属
をエツチングする工程と、前記配線層および前記絶縁層
上にパッジベージジン層を堆積する工程とを有すること
を特徴とする。
（作 用）
本発明によれば配線層の上面が絶縁層と同一面となり、
配線層の突出がなくなるので、絶縁層が断線したりパッ
シベーション膜中に空洞ができたりすることがない。
配線層の突出がなくなるので、絶縁層が断線したりパッ
シベーション膜中に空洞ができたりすることがない。
（実施例）
以下、本発明を図示する実施例を参照して具体的に説明
する。
する。
第１図は本発明の一実施例による半導体装置の断面図で
ある。Ｐ型の半導体基板９にはＮ 領域１０およびフィ
ールド酸化膜６が形成されている。
ある。Ｐ型の半導体基板９にはＮ 領域１０およびフィ
ールド酸化膜６が形成されている。
又、基板１上の所定位置にはポリシリコンからなるゲー
ト電極１が薄いゲート絶縁膜を介して形成されている。
ト電極１が薄いゲート絶縁膜を介して形成されている。
基板１上には３層からなる絶縁層２゜３．４が順に積層
されており、絶縁層３内にはシリサイドからなる配線路
５が形成されている。
されており、絶縁層３内にはシリサイドからなる配線路
５が形成されている。
絶縁層２，３．４の所定部位には配線層１４が形成され
ている。この配線層１４はＮ 領域１０及び配線路５と
コンタクトをとるためのコンタクトホール等の配線用凹
部に埋設されている点に特徴がある。すなわち、配線層
１４は絶縁層２，３゜４の配線用凹部を充填していると
ともに、その上面が絶縁層４の上面と同一面となってい
る。バッジベージジン膜８はこの同一面となった絶縁層
４及び配線層１４上に堆積されている。
ている。この配線層１４はＮ 領域１０及び配線路５と
コンタクトをとるためのコンタクトホール等の配線用凹
部に埋設されている点に特徴がある。すなわち、配線層
１４は絶縁層２，３゜４の配線用凹部を充填していると
ともに、その上面が絶縁層４の上面と同一面となってい
る。バッジベージジン膜８はこの同一面となった絶縁層
４及び配線層１４上に堆積されている。
このように本実施例の半導体装置は絶縁層に埋設された
配線層１４の上面がパッシベーション膜８下部の絶縁層
４と同一面となっており、突出部分がないため、樹脂の
モールドや窒化シリコン膜のプラズマ形成の際の応力が
作用せず、断線することがない。また本実施例の半導体
装置は配線層の幅を小さくできるから半導体装置を小型
化することができる。
配線層１４の上面がパッシベーション膜８下部の絶縁層
４と同一面となっており、突出部分がないため、樹脂の
モールドや窒化シリコン膜のプラズマ形成の際の応力が
作用せず、断線することがない。また本実施例の半導体
装置は配線層の幅を小さくできるから半導体装置を小型
化することができる。
第２図は本発明の一実施例による半導体装置の製造方法
を示す断面図である。同図（ａ）は本発明以前の工程を
終了した断面図であり、Ｐ型の半導体基板９にはＮ 領
域１０およびフィールド酸化膜６が形成されている。又
、基板１上の所定位置にはポリシリコンからなるゲート
電極１が薄いゲート絶縁膜を介して形成されている。基
板１上には３層からなる絶縁層２． ３．４が順に積層
されており、絶縁層３内にはシリサイドからなる配線路
５が形成されている。このような状態の半導体装置に対
して同図（ｂ）のように、配線予定部位に配線用凹部１
２を形成する。これは配線予定部位以外の絶縁層４を照
光するようにパターン形成されたフォトマスクを使用し
てフォトエツチングプロセス（Ｐ Ｅ Ｐ）を行ない、
次に反応性イオンエツチング（ＲＩＥ）を行なうことに
よってなされる。この場合、ＲＩＥは０．５〜１μ程度
で終了する。次に、ＲＩＥに使用されたレジストを剥離
し、コンタクトホール１２を開孔するためのＰＥＰおよ
びこれに続＜ＲＩＥを行なう。これらによって配線用凹
部１２が形成される。すなわちＮ 領域１０および配線
路５上の絶縁層２，３゜４にコンタクトホール１２ａが
開孔されると共に、絶縁層４の所定位置に配線用溝１２
ｂが形成される。
を示す断面図である。同図（ａ）は本発明以前の工程を
終了した断面図であり、Ｐ型の半導体基板９にはＮ 領
域１０およびフィールド酸化膜６が形成されている。又
、基板１上の所定位置にはポリシリコンからなるゲート
電極１が薄いゲート絶縁膜を介して形成されている。基
板１上には３層からなる絶縁層２． ３．４が順に積層
されており、絶縁層３内にはシリサイドからなる配線路
５が形成されている。このような状態の半導体装置に対
して同図（ｂ）のように、配線予定部位に配線用凹部１
２を形成する。これは配線予定部位以外の絶縁層４を照
光するようにパターン形成されたフォトマスクを使用し
てフォトエツチングプロセス（Ｐ Ｅ Ｐ）を行ない、
次に反応性イオンエツチング（ＲＩＥ）を行なうことに
よってなされる。この場合、ＲＩＥは０．５〜１μ程度
で終了する。次に、ＲＩＥに使用されたレジストを剥離
し、コンタクトホール１２を開孔するためのＰＥＰおよ
びこれに続＜ＲＩＥを行なう。これらによって配線用凹
部１２が形成される。すなわちＮ 領域１０および配線
路５上の絶縁層２，３゜４にコンタクトホール１２ａが
開孔されると共に、絶縁層４の所定位置に配線用溝１２
ｂが形成される。
次に、同図（Ｃ）のように、アルミニウム、ポリシリコ
ンなどの配線用金属１３を絶縁層４に積層する。この積
層に際してはバイアス・スパッタリング法を用いること
により、コンタクトホール１２ａおよび配線用溝１２ｂ
内に配線用金属１３を確実に充填させることができる。
ンなどの配線用金属１３を絶縁層４に積層する。この積
層に際してはバイアス・スパッタリング法を用いること
により、コンタクトホール１２ａおよび配線用溝１２ｂ
内に配線用金属１３を確実に充填させることができる。
この積層の後、同図（ｄ）のように配線用凹部１２以外
の絶縁層４上の配線用金属１３をエツチングバック技術
により除去する。かかる配線用金属の除去は配線用凹部
１２内に充填された配線用金属１３の上面と絶縁層４の
上面とが同一面となるように行ない、これにより上面が
絶縁層４と同一面となった配線層１４が絶縁層に埋設さ
れた状態で形成される。
の絶縁層４上の配線用金属１３をエツチングバック技術
により除去する。かかる配線用金属の除去は配線用凹部
１２内に充填された配線用金属１３の上面と絶縁層４の
上面とが同一面となるように行ない、これにより上面が
絶縁層４と同一面となった配線層１４が絶縁層に埋設さ
れた状態で形成される。
そして、同図（ｅ）のように配線層１４および絶縁層４
上に保護用のパッシベーション膜８を堆積して半導体装
置を形成する。
上に保護用のパッシベーション膜８を堆積して半導体装
置を形成する。
第３図は本発明の他の実施例による半導体装置の断面図
である。半導体基板９上には絶縁層２゜３．４、パッシ
ベーション膜８が順番に積層されている。パッジベージ
ジン膜８下部の絶縁層４には溝状の配線用凹部が形成さ
れ、この凹部内に前記絶縁層４と上面が同一面となる配
線層１４が形成されている。
である。半導体基板９上には絶縁層２゜３．４、パッシ
ベーション膜８が順番に積層されている。パッジベージ
ジン膜８下部の絶縁層４には溝状の配線用凹部が形成さ
れ、この凹部内に前記絶縁層４と上面が同一面となる配
線層１４が形成されている。
本実施例によれば保護のためのパッシベーション膜８に
空洞が生じないから、配線層１４のピッチを小さくする
ことが可能となる。
空洞が生じないから、配線層１４のピッチを小さくする
ことが可能となる。
第４図は本発明の他の実施例による半導体装置の製造方
法を示す断面図である。半導体基板９上には同図（ａ）
に示すように絶縁層２． ３．４が順番に積層されてい
る。このような状態の半導体装置に対して同図（ｂ）の
ように、配線予定部位に配線用凹部１２を形成する。こ
れは配線予定部位以外の絶縁層４を照光するようにパタ
ーン形成されたフォトマスクを使用してフォトエツチン
グプロセス（Ｐ Ｅ Ｐ）を行ない、次に反応性イオン
エツチング（ＲＩ Ｅ）を行なうことによってなされる
。この場合、ＲＩＥは０． ５〜１μ程度で終了する。
法を示す断面図である。半導体基板９上には同図（ａ）
に示すように絶縁層２． ３．４が順番に積層されてい
る。このような状態の半導体装置に対して同図（ｂ）の
ように、配線予定部位に配線用凹部１２を形成する。こ
れは配線予定部位以外の絶縁層４を照光するようにパタ
ーン形成されたフォトマスクを使用してフォトエツチン
グプロセス（Ｐ Ｅ Ｐ）を行ない、次に反応性イオン
エツチング（ＲＩ Ｅ）を行なうことによってなされる
。この場合、ＲＩＥは０． ５〜１μ程度で終了する。
次に、ＲＩＥに使用されたレジストを剥離し、コンタク
トホール１２を開孔するためのＰＥＰおよびこれに続＜
ＲＩＥを行なう。これらによって絶縁層４に配線用凹部
１２が形成される。
トホール１２を開孔するためのＰＥＰおよびこれに続＜
ＲＩＥを行なう。これらによって絶縁層４に配線用凹部
１２が形成される。
次に、同図（Ｃ）のように、アルミニウム、ポリシリコ
ンなどの配線用金属１３を絶縁層４に積層する。この積
層に際してはバイアス・スパッタリング法を用いること
により、配線用溝１２内に配線′用金属１３を確実に充
填させることができる。
ンなどの配線用金属１３を絶縁層４に積層する。この積
層に際してはバイアス・スパッタリング法を用いること
により、配線用溝１２内に配線′用金属１３を確実に充
填させることができる。
この積層の後、同図（ｄ）のように配線用凹部１２以外
の絶縁層４上の配線用金属１３をエツチングバック技術
により除去する。かかる配線用金属の除去は配線用凹部
１２内に充填された配線用金属１３の上面と絶縁層４の
上面とが同一面となるように行ない、これにより上面が
絶縁層４と同一面となった配線ＪＷ１４が絶縁層４に埋
設された状態で形成される。そして、同図（ｅ）のよう
に配線層１４および絶縁層４上に保護用のパッシベーシ
ョン膜８を堆積して半導体装置を形成する。
の絶縁層４上の配線用金属１３をエツチングバック技術
により除去する。かかる配線用金属の除去は配線用凹部
１２内に充填された配線用金属１３の上面と絶縁層４の
上面とが同一面となるように行ない、これにより上面が
絶縁層４と同一面となった配線ＪＷ１４が絶縁層４に埋
設された状態で形成される。そして、同図（ｅ）のよう
に配線層１４および絶縁層４上に保護用のパッシベーシ
ョン膜８を堆積して半導体装置を形成する。
以」―のとおり本発明によれば、パッシベーション膜下
部の絶縁層と上面が同一面となるように配線層を形成し
たから、外部応力に起因する配線層の断線がなくなると
共に、半導体装置が小型化でき、さらにはパッシベーシ
ョン膜の空洞も生じることがない。
部の絶縁層と上面が同一面となるように配線層を形成し
たから、外部応力に起因する配線層の断線がなくなると
共に、半導体装置が小型化でき、さらにはパッシベーシ
ョン膜の空洞も生じることがない。
第１図は本発明の一実施例による半導体装置の断面図、
第２図は本発明の一実施例による半導体装置の製造方法
を示す断面図、第３図は本発明の他の実施例による半導
体装置の断面図、第４図は本発明の他の実施例による半
導体装置の製造方法を示す断面図、第５図、第６図は従
来の半導体装置を示す断面図である。 ２．３．４・・・絶縁層、８・・・パッシベーション膜
、１２・・・配線用凹部、１３・・・配線用金属、１４
・・・配線層。 出願人代理人 佐 藤 −雄 鶏１図 第３図 フ 第２図 第４図 第６図
第２図は本発明の一実施例による半導体装置の製造方法
を示す断面図、第３図は本発明の他の実施例による半導
体装置の断面図、第４図は本発明の他の実施例による半
導体装置の製造方法を示す断面図、第５図、第６図は従
来の半導体装置を示す断面図である。 ２．３．４・・・絶縁層、８・・・パッシベーション膜
、１２・・・配線用凹部、１３・・・配線用金属、１４
・・・配線層。 出願人代理人 佐 藤 −雄 鶏１図 第３図 フ 第２図 第４図 第６図
Claims (1)
- 【特許請求の範囲】 １、パッシベーション層下部の絶縁層内に前記絶縁層と
上面が同一面となるように配線層が埋設されていること
を特徴とする半導体装置。 ２、半導体基板に積層された絶縁層の配線予定部位に配
線用凹部を形成する工程と、 配線用金属を、前記配線用凹部に埋め込ませるように前
記絶縁層上に積層して配線層を形成する工程と、 前記配線層の上面が前記絶縁層の上面と同一面となるよ
うに前記絶縁層上面に堆積された前記配線用金属をエッ
チングする工程と、 前記配線層および前記絶縁層上にパッシベーション層を
堆積する工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7918287A JPS63244859A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7918287A JPS63244859A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244859A true JPS63244859A (ja) | 1988-10-12 |
Family
ID=13682834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7918287A Pending JPS63244859A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244859A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63271958A (ja) * | 1987-04-28 | 1988-11-09 | Matsushita Electric Ind Co Ltd | 多層配線形成方法 |
| JPH02263439A (ja) * | 1989-04-03 | 1990-10-26 | Nec Yamaguchi Ltd | 半導体集積回路 |
| JPH0371630U (ja) * | 1989-11-17 | 1991-07-19 | ||
| JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
| JPH077076A (ja) * | 1992-12-30 | 1995-01-10 | Hyundai Electron Ind Co Ltd | 高集積半導体素子の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022324A (ja) * | 1983-07-19 | 1985-02-04 | Toshiba Corp | 半導体装置 |
| JPS6026244A (ja) * | 1983-07-22 | 1985-02-09 | Ryosuke Tachibana | 集光式太陽熱コレクタ |
| JPS6237946A (ja) * | 1985-08-13 | 1987-02-18 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-31 JP JP7918287A patent/JPS63244859A/ja active Pending
Patent Citations (3)
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| JPH06232389A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | 電界効果型トランジスタおよびその製造方法 |
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