JPS6324800U - - Google Patents
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- Publication number
- JPS6324800U JPS6324800U JP11462886U JP11462886U JPS6324800U JP S6324800 U JPS6324800 U JP S6324800U JP 11462886 U JP11462886 U JP 11462886U JP 11462886 U JP11462886 U JP 11462886U JP S6324800 U JPS6324800 U JP S6324800U
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- JP
- Japan
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- memory
- under test
- detected
- defective
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- Pending
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- 230000015654 memory Effects 0.000 claims description 7
- 238000012360 testing method Methods 0.000 claims description 6
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- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
第１図は本考案の一実施例を示すブロツク図、
第２図は従来例を示すブロツク図である。 １：パターン発生器、２：波形整形部、３ａ，
３ｂ：被測定メモリ、４ａ，４ｂ：比較部、５ａ
，５ｂ：フエイルメモリ、６ａ，６ｂ：測定デバ
イス接続回路、７ａ，７ｂ：測定デバイス接続制
御部。
第２図は従来例を示すブロツク図である。 １：パターン発生器、２：波形整形部、３ａ，
３ｂ：被測定メモリ、４ａ，４ｂ：比較部、５ａ
，５ｂ：フエイルメモリ、６ａ，６ｂ：測定デバ
イス接続回路、７ａ，７ｂ：測定デバイス接続制
御部。
Claims (1)
- パターン発生器から発生したアドレスパターン
とデータパターンを被測定メモリに印加し、その
応答出力と期待値を比較し、不一致が検出された
アドレスパターンを不良アドレスパターンとして
検出する複数個取りのメモリ試験装置において、
複数の被測定メモリから、不良として検出したメ
モリのみの試験を中断する為の測定デバイス接続
回路及びその制御回路を具備するメモリ試験装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11462886U JPS6324800U (ja) | 1986-07-28 | 1986-07-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11462886U JPS6324800U (ja) | 1986-07-28 | 1986-07-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324800U true JPS6324800U (ja) | 1988-02-18 |
Family
ID=30997543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11462886U Pending JPS6324800U (ja) | 1986-07-28 | 1986-07-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324800U (ja) |
-
1986
- 1986-07-28 JP JP11462886U patent/JPS6324800U/ja active Pending