JPS63248281A - インタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばファクシミリや画像電子ファイル等に
用いられる画像信号の圧縮等のために画像信号の変換を
行うインタフェース回路に関するものである。

［従来の技術］ 従来のファシミリ等の画像伝送装置や、近年の光ディス
クや磁気ディスク等を用いた画像ファイル装置等におい
ては、画像信号を符号化して圧縮する事によりデータ量
を減少させて、伝送或は蓄積動作の高速化、効率化を図
っている。このような符号化処理はマイクロコンピュー
タ等を用いたソフト処理で達成される事が多かったか、
近年ゲートロジックやカスタムＬＳＩ等によるハードウ
ェアで実行する装置が開発され、その処理速度もソフト
制御で実行されるものより数倍〜数１０倍はやくなって
いる。このような符号化装置では、ページ同期信号や画
像同期信号及び画像信号等を同期クロックに同期してシ
リアルに人力しており、そのためのインタフェースを実
現するインタフェース変換回路の出現が望まれていた。

［発明が解決しようとする問題点］ 本発明は上記従来例に鑑みなされたもので、ページ同期
信号や画像同期信号及び画像信号をシリアルに入力し、
同期クロックに従って符号化処理を行って符号化データ
を出力する符号化装置に対して、パラレルな画像データ
を入力して、ページ同期信号１画像間期信号及びシリア
ル画像信号を出力して符号化装置に供給できるインタフ
ェース回路を提供することを目的とする。

［問題点を解決するための手段］ 上記目的を達成するために、本発明のインタフェース回
路は以下の様な構成から成る。即ち、パラレル画像デー
タを入力してシリアル画像データに変換する変換手段と
、クロック信号に同期して前記シリアル画像データの同
期信号を発生する発生手段と、前記同期信号に応動して
前記クロック信号を前記シリアル画像データの同期クロ
ックとして出力する出力手段と、前記パラレル画像デー
タと前記同期信号の出力タイミングを制御する制御手段
とを備える。

［作用］ 以上の構成において、制御手段は変換手段にパラレル画
像データを出力してシリアル画像データに変換させると
ともに、発生手段によりクロック信号に同期してシリア
ル画像データの同期信号を発生させる。また出力手段は
同期信号に応動してクロック信号をシリアル画像データ
の同期クロックとして出力する様に動作する。

［実施例］ 以下、添付図面を参照して本発明の実施例を詳細に説明
する。

［インタフェース回路の接続説明（第２図）コ第２図は
本実施例のインタフェース回路１０１と符号化回路１０
０との接続を示す図である。

図中、１００はシリアル画像信号（ＶＩＤＥＯ）１０３
、ページ同期信号（ＶＳＹＮＣ）１０４、画像同期信号
（ＶＥＮ）１０５及び画素クロック（ＣＬＫＥ）１０６
を入力して、例えば１バイトの画像信号１０３ごとにコ
ード化し、コードデータ（ＣＯＤＥ）１０７とメモリス
トローブ信号（ＭＳＴＢ）１０８を出力する符号化回路
である。

１０１は制御部１０２よりのパラレル画像信号や書込み
信号、更には同期クロック（ＣＬＫ）１１０を人力し、
符号化回路１００に前述のシリアル画像信号１０３、Ｖ
ＳＹＮＣ，ＶＥＮ、ＣＬＫＥ等を出力するインタフェー
ス回路である。１０２はマイクロプロセッサ等のＣＰＵ
や、第４図に示すＣＰＵの制御プログラムやデータ等を
格納するＲＯＭ及びワークエリアとしてのＲＡＭ等を含
み、後述する各種データや制御信号をインタフェース回
路１０１に出力する制御部である。

［インタフェース回路の説明 （第１図、第３図）］ 第１図は本実施例のインタフェース回路の１０１の具体
的な回路図である。第３図は第１図及び第２図の各信号
のタイミングチャートを示したものである。

図中、１は２ビツトのレジスタで、制御部１０２のデー
タバス（Ｄ７〜Ｄｏ）３の２ビツトを入力し、書込み信
号４（／ＷＰＩ）によってラッチする。２はレジスタ１
の出力をＣＬＫ信号１１０に同期してラッチする２ビツ
トのレジスタで、このレジスタ２の出力がページ同期信
号１０４（ＶＳＹＮＣ）と画像同期信号１０５　（ＶＥ
Ｎ）となっている。このようにページ同期信号１０４（
ＶＳＹＮＣ）と画像同期信号１０５　（ＶＥＮ）は、制
御部１０２の指示により作成される。

５はデータバス３の８ビットデータ即ち画像データを、
書込み信号６（／ＷＰ２）によりラッチする８ビツトの
レジスタ、７はレジスタ５よりの８ビツトのパラレル画
像データをシリアル画像信号（ＶＩＤＥＯ）に変換する
並直変換回路で、ソノ出力（ＶＩＤＥＯ）１０３はクロ
ック（ＣＬＫ）信号１１０に同期して出力される。

以下第３図のタイミングチャートをもとに動作を説明す
る。

制御部１０２はタイミングＴ１でＶＳＹＮＣＩ０４を出
力すべく、データバスの対応するビットを“１”にして
書込み信号４（／ＷＰＩ）を出力する。これにより次の
クロックＣＬＫのタイミングに同期してＶＳＹＮＣが出
力される。次にタイミングＴ２でＶＥＮ１０５を出力す
べく、データバスのＶＳＹＮＣ１０４に対応するビット
に加えて、ＶＥＮ　１０５に対応するビットを“１″に
して書込み信号４（／ＷＰＩ）を出力する。

以上の動作により、それぞれタイミングＴ１とＴ２の次
のクロック（ＣＬＫ）１１０の立上りでＶＳＹＮＣ１０
４，ＶＥＮ１０５が出力される。

ＶＥＮ　１０５がハイレベルになるとロジック８により
画素クロック（ＣＬＫＥ）の出力が禁止される。

次にタイミングＴ３で、画像データが書込み信号６（／
ＷＰ２）によりレジスタ５に書込まれるとフリップフロ
ップ９がセットされ、次のクロック１　ｔ　ｏ　（ＣＬ
Ｋ）の立上りでフリップフロップ１０がセットされる。

これによりカウンタ１２のロード信号１３（ＬＤ）がロ
ウレベルとなる。このロード信号１３により、並直変換
回路７にレジスタ５よりの８ビツトの画像データがラッ
チされ、次からのクロック１１０　（ＣＬＫ）に同期し
てシリアルデータに変換されて出力される。

カウンタ１２のロード信号（ＬＤ）１３がロウレベルに
なると、カウンタ１２には“８°°がラッチされ、カウ
ンタ１２の出力が“８”になって、ＡＮＤ回路１５の出
力はロウレベルになる。またフリップフロップ９がロー
ド信号１３によりクリアされるため、ロード信号１３は
ＣＬＫＩＩＯの１クロツクの間ロウレベルとなる。

ロード信号１３がハイレベルになると、同時にフリップ
フロップ１１がセットされるため、エネーブル信号（Ｅ
Ｎ）１４がハイとなり（タイミングＴ４）、カウンタ１
２がカウント可能になる。カウンタ１２がＣＬＫＩＩＯ
を計数し、タイミングＴ５でカウンタ１２の出力（ＱＡ
〜ＱＤ）がすべて“１″、即ち“Ｆ′となると、ＡＮＤ
回路１５の出力が１′となり、次のＣＬＫＩＩＯの立上
りでフリップフロップ１１が反転する。これによりカウ
ンタ１２のカウントがディスエネーブルとなり、画素ク
ロック（ＣＬＫＥ）１０６の出力がロジック８により禁
止される。

符号化回路１００ではこれらシリアル画像信号（ＶＩＤ
ＥＯ）１０３や、画素クロック１０６（ＣＬＫＥ）等を
入力すると、符号化したコードデータ（ＣＯＤＥ）１０
７とストローブ信号（ＭＳＴＢ）１０８を出力して符号
化を行う。

第４図のフローチャートをもとに上述した動作における
制御部１０２の動作を説明する。

図示しない外部装置等より画像データの出力が指示され
ると、まずステップＳ１でＶＳＹＮＣＩ０４を出力すべ
く、データバス８にデータを出力して書込み信号／ＷＰ
Ｉを出力して、レジスタ１の対応するビットを°“１”
にする。次にステップＳ２で画像同期信号ＶＥＮ　１０
５をオンにすべく、ステップＳ１と同様にデータバスと
書込み信号／ＷＰＩを出力して、レジスタ１の２ビツト
を共に°１”にセットする。

ステップＳ３では図示しないメモリ等より８ビツトの画
像データを１バイト読出し、書込み信号／ＷＰ２を出力
してレジスタ５にラッチする。これによりインタフェー
ス回路１０１により１バイトデータがシリアルデータに
変換されて、クロックＣＬＫＥ１０６に同期して符号化
回路１００に出力される。

ステップＳ４では１バイト分のデータ出力処理が終了し
たかを、ＡＮＤ回路１５の出力信号１６がハイレベルに
なるかをみて検知する。信号１６がハイレベルになると
ステップＳ５に進み、１頁分の画像データの出力が終了
したかをみる。１頁分の画像データの出力が終了すると
、ステップＳ６に進み、ＶＥＮ、ＶＳＹＮＣをオフにし
て処理を終了する。

１頁分の画像データの出力が終了していない時はステッ
プＳ７に進み、１ライン分の画像データの出力が終了し
たかをみる。１ラインの終了でなければステップＳ３に
戻り、前述の動作を実行するが、１ラインの処理が終了
するとステップＳ８、Ｓ９で、ＶＥＮ信号１０５を数ク
ロック（ＣＬＫ）分オフにして、符号化回路１００にラ
インの終了を知らせる。これはステップＳ２と同様に、
データバス８と書込み信号／ＷＰＩを出力して行う。こ
の後再びステップＳ３に戻り、前述の動作を実行する。

以上述べた如く本実施例によれは、パラレルの画像デー
タをシリアル画像データに変換し、同期信号や同期クロ
ック信号とともに、同期して出力できるため、符号化回
路へ各種信号を提供できるという効果がある。

［発明の効果コ 以上述べた如く本発明によれば、パラレル画像信号と同
期クロックを入力して、ページ同期信号や画像同期信号
及びそれら同期信号に同期したシリアル画像信号を出力
できるという効果がある。

【図面の簡単な説明】

第１図は本実施例のインタフェース回路の具体的な回路
例を示す図、 第２図はインタフェース回路と符号化回路の接続を示す
図、 第３図はインタフェース回路及び各信号のタイミングチ
ャート、 第４図はインタフェース制御を行う制御部の動作を示す
フローチャートである。 図中、１，２．５・・・レジスタ、３・・・データバス
、４・・・書込み信号（／ＷＰＩ）、６・・・書込み信
号（／ＷＰ２）、７・・・並直変換回路、８・・・ロジ
ツり回路、９〜１１・・・フリップフロップ、１２・・
・カウンタ、１００・・・符号化回路、１０１・・・イ
ンタフェース回路、１０２・・・制御部、１０３・・・
シリアル画像信号（ＶＩＤＥＯ）、１０４・・・ページ
同期信号（ＶＳＹＮＣ）、１０５・・・画像同期信号（
ＶＥＮ）、１０６・・・画素クロック（ＣＬＫＥ）、１
０７・・・コード（ＣＯＤＥ）、１０８・・・ストロー
ブ信号（ＭＳＴＢ）である。

Claims (1)

【特許請求の範囲】
1. パラレル画像データを入力してシリアル画像データに変
   換する変換手段と、クロック信号に同期して前記シリア
   ル画像データの同期信号を発生する発生手段と、前記同
   期信号に応動して前記クロック信号を前記シリアル画像
   データの同期クロックとして出力する出力手段と、前記
   パラレル画像データと前記同期信号の出力タイミングを
   制御する制御手段とを備えたことを特徴とするインタフ
   ェース回路。