JPH01268337A - インタフェース回路 - Google Patents
インタフェース回路Info
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- JPH01268337A JPH01268337A JP9774288A JP9774288A JPH01268337A JP H01268337 A JPH01268337 A JP H01268337A JP 9774288 A JP9774288 A JP 9774288A JP 9774288 A JP9774288 A JP 9774288A JP H01268337 A JPH01268337 A JP H01268337A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
例えば、高能率コーデックＣ０ＤＥＩＣ用デイジタル信
号処理ＬＳＩで使用されるインタフェース回路に関し、 データ転送効率の向上を図ることを目的とし、線路を介
して入力する並列データを＃ｌレジスタに書き込んだ後
、１２レジスタに転送して直列データで出力するインタ
フェース回路において、ロード信号及びシステムクロッ
クを利用して＃１レジスタ用クロックを発生する＃クロ
ツタ発生手段と、入力する該ロード信号、 ＩＩ２クロ
ック発生手段からの読み出し終了信号及び＋１２データ
格納状態フラグを利用して該ｌルジスタのデータ格納ａ
″態を示す＃１データ格納状態フラグを発生する＃１ｌ
データ格納状態フラグ発生手段と、該ロード信号、読み
出し終了信号及び＃データ格納状態フラグを利用して該
薯２レジスタのデータ格納状態を示すＩ２データ格納状
態フラグを発生する＃２データ格納状態フラグ発生手段
と、同期信号、読み出しクロック、該システムクロック
及びしデータ格納状態フラグを利用して、該＃２レジス
タが空の時には該＃１レジスタに書き込まれた並列デー
タを直ちに＃２レジスタに転送し、直列データで読み出
す為の＃２レジスタ用クロックを発生する１２クロック
発生手段とを有する様に構成する。
号処理ＬＳＩで使用されるインタフェース回路に関し、 データ転送効率の向上を図ることを目的とし、線路を介
して入力する並列データを＃ｌレジスタに書き込んだ後
、１２レジスタに転送して直列データで出力するインタ
フェース回路において、ロード信号及びシステムクロッ
クを利用して＃１レジスタ用クロックを発生する＃クロ
ツタ発生手段と、入力する該ロード信号、 ＩＩ２クロ
ック発生手段からの読み出し終了信号及び＋１２データ
格納状態フラグを利用して該ｌルジスタのデータ格納ａ
″態を示す＃１データ格納状態フラグを発生する＃１ｌ
データ格納状態フラグ発生手段と、該ロード信号、読み
出し終了信号及び＃データ格納状態フラグを利用して該
薯２レジスタのデータ格納状態を示すＩ２データ格納状
態フラグを発生する＃２データ格納状態フラグ発生手段
と、同期信号、読み出しクロック、該システムクロック
及びしデータ格納状態フラグを利用して、該＃２レジス
タが空の時には該＃１レジスタに書き込まれた並列デー
タを直ちに＃２レジスタに転送し、直列データで読み出
す為の＃２レジスタ用クロックを発生する１２クロック
発生手段とを有する様に構成する。
本発明は例えば、高能率コーデックＣ０ＤＥＣ用デイジ
タル信号処理ＬＳＩで使用されるインクフェース回路に
関するものである。
タル信号処理ＬＳＩで使用されるインクフェース回路に
関するものである。
通常、高能率Ｃ０ＤＥＣは第４図に示す様にＰＣＭ−Ｃ
０ＤＥＣ＃、インタフェースＬＳＩ部１２．ディジタル
信号処理部１３及びＲＡＭ １４から構成されている。
０ＤＥＣ＃、インタフェースＬＳＩ部１２．ディジタル
信号処理部１３及びＲＡＭ １４から構成されている。
さて、この高能率Ｃ０ＤＥＣに入力した音声などのアナ
ログ信号はＰＣＭ−Ｃ０Ｄ［ＥＣ＃を通った後、ディジ
タル信号演算部１３で所定の符号アルゴリズムに従って
演算処理され、インタフェースＬＳＩ部１２から伝送路
に送出される。尚、復号化についてはこの逆の処理が行
われる。又、ＡＰＣｉ、、 ＡＰＣｏｕｔはそれぞれ適
応予測符号化された信号の入力、出力を表している。
ログ信号はＰＣＭ−Ｃ０Ｄ［ＥＣ＃を通った後、ディジ
タル信号演算部１３で所定の符号アルゴリズムに従って
演算処理され、インタフェースＬＳＩ部１２から伝送路
に送出される。尚、復号化についてはこの逆の処理が行
われる。又、ＡＰＣｉ、、 ＡＰＣｏｕｔはそれぞれ適
応予測符号化された信号の入力、出力を表している。
ここで、本発明のインタフェース回路はディジタル信号
演算部１３とＰＣＭ−Ｃ０Ｄ［ＩＣ＃とのインタフェー
スに用いられ、入力する並列データを直列データに変換
して出力するが、■フレームの全データを書き込み、又
は読み出してから次の１フレームのデータの書き込み、
又は読み出しが開始される迄に時間的余裕が充分にある
ことが要求される。
演算部１３とＰＣＭ−Ｃ０Ｄ［ＩＣ＃とのインタフェー
スに用いられ、入力する並列データを直列データに変換
して出力するが、■フレームの全データを書き込み、又
は読み出してから次の１フレームのデータの書き込み、
又は読み出しが開始される迄に時間的余裕が充分にある
ことが要求される。
尚、インタフェース回路としてはｌフレーム前のデータ
を蓄えておかなければならないが、データ転送効率の向
上を図ることが必要である。
を蓄えておかなければならないが、データ転送効率の向
上を図ることが必要である。
第５図は従来例のブロック図で、第５図（ａｌはインタ
フェース回路のブロック図、第５図（ｂ）は第５図（ａ
ｌの中の制御回路のブロック図を、第６図は第５図の動
作説明図を示す。以下、第６図を参照して第５図の動作
を説明する。
フェース回路のブロック図、第５図（ｂ）は第５図（ａ
ｌの中の制御回路のブロック図を、第６図は第５図の動
作説明図を示す。以下、第６図を参照して第５図の動作
を説明する。
先ず、第５図（ｂｌのＡＮＤゲート２１には外部からの
システムクロックとロード信号とが加えられており、後
者が１の時だけシステムクロックが書き込みクロック（
以下Ｗ−ＣＫと省略する）としてＡＮＤゲート２１から
第５図（ａ）の＃レジスタ１５に加えられる。
システムクロックとロード信号とが加えられており、後
者が１の時だけシステムクロックが書き込みクロック（
以下Ｗ−ＣＫと省略する）としてＡＮＤゲート２１から
第５図（ａ）の＃レジスタ１５に加えられる。
そこで、内部バスから人力した並列データが＃ルジスタ
に書き込まれる（第６図−■、■、■参照）。
に書き込まれる（第６図−■、■、■参照）。
次に、入力した第６図−〇に示す同期信号はインバータ
２３を介してカウンタ２９をリセットすると共に、微分
回路２２で立上り点が検出され、この立上り検出パルス
はインバータ２４で反転され、ラッチ２６のセット端子
に加えられるので、ここから１が出力してＡＮＤゲート
２７がオンになる。この為、第６図−■に示す読み出し
クロック（以下、 Ｒ−ＣＫと省略する）がセレクタ２
８とカウンタ２９に加えられる。
２３を介してカウンタ２９をリセットすると共に、微分
回路２２で立上り点が検出され、この立上り検出パルス
はインバータ２４で反転され、ラッチ２６のセット端子
に加えられるので、ここから１が出力してＡＮＤゲート
２７がオンになる。この為、第６図−■に示す読み出し
クロック（以下、 Ｒ−ＣＫと省略する）がセレクタ２
８とカウンタ２９に加えられる。
ここで、セレクタ２８は同期信号が１の時にａ側を、０
の時にｂ側をセレクトするので、第６図−〇、■に示す
様に同期信号が１の間だけシステムクロックがセレクタ
２８から出力される。
の時にｂ側をセレクトするので、第６図−〇、■に示す
様に同期信号が１の間だけシステムクロックがセレクタ
２８から出力される。
又、上記の様に同期信号を利用してリセットされたカウ
ンタ２９は、入力したＲ−ＧＫを初期値からカウントし
１例えば４カウントするとＭＳＢ （最上位桁）信号を
送出して動作を停止するが、このＭＳＢ信号の変化点を
微分回路２２°で検出し、インバータ２５で反転したも
のをリセット端子に加えてラッチ２６を復旧させてＡＮ
Ｄゲート２７をオフにするので。
ンタ２９は、入力したＲ−ＧＫを初期値からカウントし
１例えば４カウントするとＭＳＢ （最上位桁）信号を
送出して動作を停止するが、このＭＳＢ信号の変化点を
微分回路２２°で検出し、インバータ２５で反転したも
のをリセット端子に加えてラッチ２６を復旧させてＡＮ
Ｄゲート２７をオフにするので。
第６図−〇に示す様に４ビツトのＲ−ＣＫがセレクタ８
から出力される。
から出力される。
さて、第５図（ｉｓ）に示す＃ルジスタ１５から転送さ
れて＃２レジスタ１６に蓄えられている並列データの最
初の１ビツトは第６図−■のシステムクロックで読み出
されるが、残りのビットはＲ−Ｃにを用いて読み出され
る。尚、＃２レジスタｊ６に蓄えられているデータが逐
次、読み出されてこのレジスタが空になった時にカウン
タ２９からＭＳＢ信号が送出されるので、インバータ２
５の出力を利用して生成した誉−Ｃにを用いて１ルジス
タから＃２レジスタへのデータ転送が行われる。
れて＃２レジスタ１６に蓄えられている並列データの最
初の１ビツトは第６図−■のシステムクロックで読み出
されるが、残りのビットはＲ−Ｃにを用いて読み出され
る。尚、＃２レジスタｊ６に蓄えられているデータが逐
次、読み出されてこのレジスタが空になった時にカウン
タ２９からＭＳＢ信号が送出されるので、インバータ２
５の出力を利用して生成した誉−Ｃにを用いて１ルジス
タから＃２レジスタへのデータ転送が行われる。
ここで、＃レジスタ１５から＃２レジスタ１６へのデー
タ転送は上記の様にカウンタ２９からの？ＩＳＢ信号が
送出された時に行われるので、＃２レジスタ１６が空に
なっている時はデータの転送が遅れ、データ転送効率が
低下すると云う問題がある。
タ転送は上記の様にカウンタ２９からの？ＩＳＢ信号が
送出された時に行われるので、＃２レジスタ１６が空に
なっている時はデータの転送が遅れ、データ転送効率が
低下すると云う問題がある。
本発明はデータ転送効率の向上を目的とする。
第１図は本発明の原理ブロック図を示す。
図中、５はロード信号及びシステムクロックを利用して
＃１レジスタ用クロックを発生する＃クロック発生手段
で、６は入力する該ロード信号、＃２クロック発生手段
からの読み出し終了信号及びＩ２データ格納状態フラグ
を利用して該＃１レジスタのデータ格納状態を示す＃ｌ
データ格納状態フラグを発生する＃１データ格納状態フ
ラグ発生手段である。
＃１レジスタ用クロックを発生する＃クロック発生手段
で、６は入力する該ロード信号、＃２クロック発生手段
からの読み出し終了信号及びＩ２データ格納状態フラグ
を利用して該＃１レジスタのデータ格納状態を示す＃ｌ
データ格納状態フラグを発生する＃１データ格納状態フ
ラグ発生手段である。
又、７は該ロード信号、読み出し終了信号及び＃データ
格納状態フラグを利用して該＃２レジスタのデータ格納
状態を示すＩ２データ格納状態フラグを発生するＩ２デ
ータ格納状態フラグ発生手段で、８は同期信号、読み出
しクロック、該システムクロック及びｌ１２データ格納
状態フラグを利用して。
格納状態フラグを利用して該＃２レジスタのデータ格納
状態を示すＩ２データ格納状態フラグを発生するＩ２デ
ータ格納状態フラグ発生手段で、８は同期信号、読み出
しクロック、該システムクロック及びｌ１２データ格納
状態フラグを利用して。
該＃２レジスタが空の時には該＃ルジスタに書き込まれ
た並列データを直ちに＃２レジスタに転送し。
た並列データを直ちに＃２レジスタに転送し。
直列データで読み出す為の＃２レジスタ用クロックを発
生する＃２クロック発生手段である。
生する＃２クロック発生手段である。
本発明は＃ｌレジスタ１に＃ルジスタのデータ格納状態
を示すフラグを発生する＃デ一タ格納状態フラグ発生手
段６を、１２レジスタ２に１２レジスタのデータ格納状
態を示すフラグを発生するＩＩ２データ格納状態フラグ
発生手段７をそれぞれ設ける。
を示すフラグを発生する＃デ一タ格納状態フラグ発生手
段６を、１２レジスタ２に１２レジスタのデータ格納状
態を示すフラグを発生するＩＩ２データ格納状態フラグ
発生手段７をそれぞれ設ける。
そして、Ｉ２データ格納状態フラグ発生手段７が＃２レ
ジスタ２が空であることを示すＯの時には。
ジスタ２が空であることを示すＯの時には。
＃ｌレジスタ１にデータがロードされると同時に＃２レ
ジスタに転送される様にする。
ジスタに転送される様にする。
これにより、データが直ちに、 １２レジスタ２から直
列に読み出されて出力されるのでデータ転送効率の向上
が図られる。
列に読み出されて出力されるのでデータ転送効率の向上
が図られる。
第２図は実施例のブロック図、第３図は第２図の動作説
明図を示す。尚、第３図の左側の符号は第２図中の同じ
符号の部分の波形を示す。
明図を示す。尚、第３図の左側の符号は第２図中の同じ
符号の部分の波形を示す。
ここで、インバータ５１． ＮＡＮＤゲート５２は＃１
クロック発生手段５の構成部分、インバータ６１． ＃
１フラグレジスタ６２は＃１データ格納状態フラグ発生
手段６の構成部分、ＡＮＤゲート？１．７２．フリップ
フロップ７３． ＯＲゲート？４．７５． インバー
タ７６、 ＃２フラグレジスタ７７はＩ２データ格納状
態フラグ発生手段７の構成部分、＾ＮＤゲート８１．８
１°、微分回路８２．８２”、インバータ８３．８３’
、 ラッチ８４．フリップフロップ８４ ’ 、ＯＲ
ゲート８５． セレクタ８６゜カウンタ８７．立上り
検出器８８．立下り検出器８９は＃２クロック発生手段
８の構成部分を示す。以下、第３図を参照して第３図の
動作を説明する。
クロック発生手段５の構成部分、インバータ６１． ＃
１フラグレジスタ６２は＃１データ格納状態フラグ発生
手段６の構成部分、ＡＮＤゲート？１．７２．フリップ
フロップ７３． ＯＲゲート？４．７５． インバー
タ７６、 ＃２フラグレジスタ７７はＩ２データ格納状
態フラグ発生手段７の構成部分、＾ＮＤゲート８１．８
１°、微分回路８２．８２”、インバータ８３．８３’
、 ラッチ８４．フリップフロップ８４ ’ 、ＯＲ
ゲート８５． セレクタ８６゜カウンタ８７．立上り
検出器８８．立下り検出器８９は＃２クロック発生手段
８の構成部分を示す。以下、第３図を参照して第３図の
動作を説明する。
先ず、初期状態では前記の＃ルジスタ、 ＃２レジスタ
は空になっているので、これらのレジスタの状態を示す
＃フラグレジスタ６２．１２フラグレジスタ７７の出力
は第３図−〇、■の左側に示す様にＯになり、インバー
タ７６を介して１が加えられているＡＮＤゲート７１は
オンの状態にある。
は空になっているので、これらのレジスタの状態を示す
＃フラグレジスタ６２．１２フラグレジスタ７７の出力
は第３図−〇、■の左側に示す様にＯになり、インバー
タ７６を介して１が加えられているＡＮＤゲート７１は
オンの状態にある。
今、第３図−〇に示す様なロード信号が入力すると、こ
の信号が＃フラグレジスタ６２のセット端子と、オンに
なったＡＮＤゲート７１．フリップフロップ（以下、
ＦＦと省略する）７３． ＯＲゲート７５を介して＃２
フラグレジスタ７７のセット端子にそれぞれ加えられる
。
の信号が＃フラグレジスタ６２のセット端子と、オンに
なったＡＮＤゲート７１．フリップフロップ（以下、
ＦＦと省略する）７３． ＯＲゲート７５を介して＃２
フラグレジスタ７７のセット端子にそれぞれ加えられる
。
そこで、＋＋ｉフラグレジスタ６２は次のサイクルで１
を出力し、リセットが入力するまでその状態を保持する
。又、＃２フラグレジスタ７７はＦＰ ７３により＃フ
ラグレジスタ６２より１サイグル遅れて１を出力するが
、ＦＦ ７３の１の出力がＯＲゲート７４を介して＃フ
ラグレジスタ６２のリセット端子に加えられ、このレジ
スタはリセットされる（第３図−■。
を出力し、リセットが入力するまでその状態を保持する
。又、＃２フラグレジスタ７７はＦＰ ７３により＃フ
ラグレジスタ６２より１サイグル遅れて１を出力するが
、ＦＦ ７３の１の出力がＯＲゲート７４を介して＃フ
ラグレジスタ６２のリセット端子に加えられ、このレジ
スタはリセットされる（第３図−■。
■の中程参照）。
ここで、上記の＃２フラグレジスタ７７からの１により
ＡＮＤゲート８１がオンになるので、入力した同期信号
はこのゲートを通って微分回路８２で微分された後、イ
ンバータ８３で反転され、ラッチ８４のセット端子に入
力する。そこで、このラッチから１が出力するが、この
出力ｌはＯＲゲート８５を介してＡＮＤゲート８１’に
入力するので、このゲートがオンになり、クロックＣＫ
はこのゲート８１′を通ってカウンタ８７とセレクタ８
６に入力する。
ＡＮＤゲート８１がオンになるので、入力した同期信号
はこのゲートを通って微分回路８２で微分された後、イ
ンバータ８３で反転され、ラッチ８４のセット端子に入
力する。そこで、このラッチから１が出力するが、この
出力ｌはＯＲゲート８５を介してＡＮＤゲート８１’に
入力するので、このゲートがオンになり、クロックＣＫ
はこのゲート８１′を通ってカウンタ８７とセレクタ８
６に入力する。
この為、カウンタ８７はカウント動作を開始して予め定
められたデータ長の分だけカウントするとｌのＭＳＢ
（最上位）信号を微分回路８２゛に送出するので、この
微分回路はＭＳＢ信号を微分し、微分出力をインバータ
８３′を介してラッチ８４のリセット端子と５直接ＦＰ
８４ ’に加えるので、ラッチ８４はリセットされて
０を出力する。
められたデータ長の分だけカウントするとｌのＭＳＢ
（最上位）信号を微分回路８２゛に送出するので、この
微分回路はＭＳＢ信号を微分し、微分出力をインバータ
８３′を介してラッチ８４のリセット端子と５直接ＦＰ
８４ ’に加えるので、ラッチ８４はリセットされて
０を出力する。
、一方、ＦＦ８４ ’は１ビツト遅延した反転微分出力
をＯＲゲート８５を介してＡＮＤゲート８１”に送出す
るので、カウンタ８７でカウントしたデータ長より１ビ
ット余分にクロックＣＫがセレクタ８６に送られる。こ
れは、ｌ１２レジスタ（図示せず）から次の読み出しが
開始される前から、データの先頭ビットが出力される様
にすることにより、この先頭ビットが同期信号に遅れな
い様にする為である。
をＯＲゲート８５を介してＡＮＤゲート８１”に送出す
るので、カウンタ８７でカウントしたデータ長より１ビ
ット余分にクロックＣＫがセレクタ８６に送られる。こ
れは、ｌ１２レジスタ（図示せず）から次の読み出しが
開始される前から、データの先頭ビットが出力される様
にすることにより、この先頭ビットが同期信号に遅れな
い様にする為である。
次に、＃１レジスタ用クロックとしてはロード信号とシ
ステムクロックとをＮＡＮＤゲート５２でＮＡＮＤを取
ったものを用いるが、立上り点で線路からの並又、曹２
レジスタ用クロックとしては第３図−〇に示すものが用
いるが、これは上記の様に＃２フラグレジスタ７７の出
力が０の時にロード信号が入力すると、ＦＦ ７３から
１サイクル遅延したｌの出力が送出され、これがセレク
タ制御信号としてセレクタ８６に加えられるので、セレ
クタ８６はシステムクロックＳＣＫを選択するが（第３
図−■の左側の１ビツト）、制御信号が０の時はクロッ
ク（Ｊを選択してｓ２レジスタ用クロックとして出力す
る（第３図−■の右側のＣＫの部分）。
ステムクロックとをＮＡＮＤゲート５２でＮＡＮＤを取
ったものを用いるが、立上り点で線路からの並又、曹２
レジスタ用クロックとしては第３図−〇に示すものが用
いるが、これは上記の様に＃２フラグレジスタ７７の出
力が０の時にロード信号が入力すると、ＦＦ ７３から
１サイクル遅延したｌの出力が送出され、これがセレク
タ制御信号としてセレクタ８６に加えられるので、セレ
クタ８６はシステムクロックＳＣＫを選択するが（第３
図−■の左側の１ビツト）、制御信号が０の時はクロッ
ク（Ｊを選択してｓ２レジスタ用クロックとして出力す
る（第３図−■の右側のＣＫの部分）。
そこで、ｌ１２レジスタは第３図−〇の１ビツトのシス
テムクロックＳＣＫでＩｌレジスタに書き込まれたデー
タを取り込み、第３図−〇の右側のクロックを用いて直
列データに変換して出力する。
テムクロックＳＣＫでＩｌレジスタに書き込まれたデー
タを取り込み、第３図−〇の右側のクロックを用いて直
列データに変換して出力する。
尚、＃ｌレジスタは第３図−〇の中程に示す様に１ルジ
スタが空になるが、第３図−〇の中程の立上りで別のデ
ータが書き込まれてｌ＃フラグレジスタの出力は１にな
る。
スタが空になるが、第３図−〇の中程の立上りで別のデ
ータが書き込まれてｌ＃フラグレジスタの出力は１にな
る。
さて、ＦＦ８４ ’の出力の立上りを立上り検出器８８
で検出した時は＃１フラグレジスタ６２及び＃２フラグ
レジスタ７７をリセットし、立下りを立下り検出器８９
で検出した時は＃２フラグレジスタ７７をセットする。
で検出した時は＃１フラグレジスタ６２及び＃２フラグ
レジスタ７７をリセットし、立下りを立下り検出器８９
で検出した時は＃２フラグレジスタ７７をセットする。
そして、Ｉ２レジスタのしＳＲを出力し終わるとＰＰ８
４’を通したカウンタ８７のＭＳＢにより＃ｌレジスタ
のデータがＩ２レジスタに転送される。
４’を通したカウンタ８７のＭＳＢにより＃ｌレジスタ
のデータがＩ２レジスタに転送される。
即ち、＃ｌレジスタ及びＩ２レジスタにそれぞれ未処理
データがあるか否かを示すフラグを設け。
データがあるか否かを示すフラグを設け。
Ｉ２レジスタが空の場合にはＩｔのレジスタにデータが
ロードされると同時に、 １２レジスタに転送できる様
にすることによりデータ転送の効率が向上する。
ロードされると同時に、 １２レジスタに転送できる様
にすることによりデータ転送の効率が向上する。
以上詳細に説明した様に、本発明によればデータ転送効
率の向上が図られると云う効果が得られる。
率の向上が図られると云う効果が得られる。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は高能率ＧＯＤＥＣ構成図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 １は＃１レジスタ、 ２は１２レジスタ、 ５は＃クロック発生手段、 ６は＃１データ格納状態フラグ発生手段、７は！１２デ
ータ格納状態フラグ発生手段、８は＃２クロック発生手
段を示す。 本」ト吐の、１敷埋フ゛口・・・フ図 第１ 凹 高騰子Ｃ０ＤＥＣ横永図 第４ 図 〉ト ５ ツ４ の 巾、ｑイ弊 部（ヲＨし１第
６７ （ａ） イ＞ ’ｆｌ ７１ｘ−’；Ａ［＝；１′２１
） ７’Ｏ・ノア ＥＲ−Ｃに （ｂ）寥５凹〔α）ｔｒｆσ告・［イ卸回謀昶フロ・／
ｑエイＬ東イｌりのフロ・７７図 ＄ ５ 図
の動作説明図、 第４図は高能率ＧＯＤＥＣ構成図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 １は＃１レジスタ、 ２は１２レジスタ、 ５は＃クロック発生手段、 ６は＃１データ格納状態フラグ発生手段、７は！１２デ
ータ格納状態フラグ発生手段、８は＃２クロック発生手
段を示す。 本」ト吐の、１敷埋フ゛口・・・フ図 第１ 凹 高騰子Ｃ０ＤＥＣ横永図 第４ 図 〉ト ５ ツ４ の 巾、ｑイ弊 部（ヲＨし１第
６７ （ａ） イ＞ ’ｆｌ ７１ｘ−’；Ａ［＝；１′２１
） ７’Ｏ・ノア ＥＲ−Ｃに （ｂ）寥５凹〔α）ｔｒｆσ告・［イ卸回謀昶フロ・／
ｑエイＬ東イｌりのフロ・７７図 ＄ ５ 図
Claims (1)
- 【特許請求の範囲】 線路を介して入力する並列データを＃１レジスタ（１）
に書き込んだ後、＃２レジスタ（２）に転送して直列デ
ータで出力するインタフェース回路において、ロード信
号及びシステムクロックを利用して＃１レジスタ用クロ
ックを発生する＃１クロック発生手段（５）と、 入力する該ロード信号、＃２クロック発生手段（８）か
らの読み出し終了信号及び＃２データ格納状態フラグを
利用して該＃１レジスタのデータ格納状態を示す＃１デ
ータ格納状態フラグを発生する＃１データ格納状態フラ
グ発生手段（６）と、 該ロード信号、読み出し終了信号及び＃１データ格納状
態フラグを利用して該＃２レジスタのデータ格納状態を
示す＃２データ格納状態フラグを発生する＃２データ格
納状態フラグ発生手段（７）と、同期信号、読み出しク
ロック、該システムクロック及び＃２データ格納状態フ
ラグを利用して、該＃２レジスタが空の時には該＃１レ
ジスタに書き込まれた並列データを直ちに＃２レジスタ
に転送し、直列データで読み出す為の＃２レジスタ用ク
ロックを発生する＃２クロック発生手段（８）とを有す
ることを特徴とするインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9774288A JPH01268337A (ja) | 1988-04-20 | 1988-04-20 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9774288A JPH01268337A (ja) | 1988-04-20 | 1988-04-20 | インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268337A true JPH01268337A (ja) | 1989-10-26 |
Family
ID=14200345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9774288A Pending JPH01268337A (ja) | 1988-04-20 | 1988-04-20 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268337A (ja) |
-
1988
- 1988-04-20 JP JP9774288A patent/JPH01268337A/ja active Pending
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