JPS63288044A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63288044A JPS63288044A JP9811088A JP9811088A JPS63288044A JP S63288044 A JPS63288044 A JP S63288044A JP 9811088 A JP9811088 A JP 9811088A JP 9811088 A JP9811088 A JP 9811088A JP S63288044 A JPS63288044 A JP S63288044A
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- JP
- Japan
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- film
- substrate
- oxide film
- layer
- groove
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路の製造方法に関し、詳しくは、
Ｓｉをエッチすることによって形成された溝中に、絶縁
物を介して、多結晶シリコンを埋込み、アイソレーショ
ンを行なう方法に関する。
Ｓｉをエッチすることによって形成された溝中に、絶縁
物を介して、多結晶シリコンを埋込み、アイソレーショ
ンを行なう方法に関する。
［従来の技術］
各種半導体集積回路の集積度が向上するにともなって、
各素子間の絶縁すなわちアイソレーションが、大きな問
題となっている。
各素子間の絶縁すなわちアイソレーションが、大きな問
題となっている。
すなわち、各素子間のフイソレ゛−ジョンに一般に用い
られた接合分層は、所要面積が大きい、寄生容量が発生
する、などの問題がある。そのため。
られた接合分層は、所要面積が大きい、寄生容量が発生
する、などの問題がある。そのため。
現在は、Ｕ字型の溝を基板に形成し、この溝中に誘電体
や多結晶シリコンなどを充填してアイソレーションを行
なう方法が提案されている。
や多結晶シリコンなどを充填してアイソレーションを行
なう方法が提案されている。
従来は、上記溝に埋込みれた多結晶ＳＬの表面を全面酸
化してアイソレーション領域の表面を絶縁していた。
化してアイソレーション領域の表面を絶縁していた。
［発明が解決しようとする課題］
しかし、このように多結晶Ｓｉの全表面を酸化すると、
酸化膜の成長に伴って基板に大きな応力が加おり基板が
反ったり基板に結晶欠陥が発生したりする欠点があった
。
酸化膜の成長に伴って基板に大きな応力が加おり基板が
反ったり基板に結晶欠陥が発生したりする欠点があった
。
［課題を解決するための手段］
本発明はこのような従来の問題を解決するために行なわ
れたもので、アイソレーション領域の端部のみ選択的に
酸化することによって基板に大きな応力が加わるのを防
止し、端部の厚い酸化膜と中心部の薄い酸化膜（または
ＣＶＤ等で形成した絶縁ＩＩＩ）の組合せによって良好
な電気的Ｍａ性と微細加工性（セルフアライメント）を
確保するものである。
れたもので、アイソレーション領域の端部のみ選択的に
酸化することによって基板に大きな応力が加わるのを防
止し、端部の厚い酸化膜と中心部の薄い酸化膜（または
ＣＶＤ等で形成した絶縁ＩＩＩ）の組合せによって良好
な電気的Ｍａ性と微細加工性（セルフアライメント）を
確保するものである。
［作用］
多結晶シリコンの端部上のみに厚い二酸化シリコン膜が
形成され、中央部には厚い二酸化シリコン膜は形成され
ていないので、シリコン基板に過大な応力が印加されな
い、そのため、基板の反りや結晶欠陥の生ずる恐れは著
しく減少する。
形成され、中央部には厚い二酸化シリコン膜は形成され
ていないので、シリコン基板に過大な応力が印加されな
い、そのため、基板の反りや結晶欠陥の生ずる恐れは著
しく減少する。
［実施例］
以下、バイポーラ集積回路の製造に適用した実施例を用
いて、本発明の詳細な説明する。
いて、本発明の詳細な説明する。
まず、第１図に示すように、コレクタ埋込層２を設けた
Ｓｉ基板１の表面に酸化膜３を形成し、これを通常のホ
トエツチング法でパターニングし。
Ｓｉ基板１の表面に酸化膜３を形成し、これを通常のホ
トエツチング法でパターニングし。
さらにこの酸化膜３をマスクにしてＳｉ基板１をエッチ
して、埋込層２を突き抜いた溝４を形成した。つぎに、
第２図に示すように、酸化膜３を除去した後表面を酸化
して酸化膜５を全面に形成し、その上にＳｉ３Ｎ、膜６
を形成した０次に上記溝４の深さに相当する厚さの多結
晶Ｓｉ層７をＣＶＤなど公知の方法によって形成し、そ
の表面を酸化して酸化膜８を形成した後、Ｓｉ３Ｎ４膜
９を形成した。レジスト膜を全面に塗布し、先の工程に
おいて溝４を形成したときに使用したホト・マスクを用
いてレジスト膜をパターニングして、レジストパターン
１０を形成した。（第３図）このレジストパターン１ｏ
をマスクにしてＳｉ３Ｎ４膜９と酸化膜８を選択的にエ
ツチングし、さらに、このｉＩ８，９をマスクにして多
結晶Ｓｉ７をその下にあるＳｉ３Ｎ４膜６の表面が出る
までエッチする。
して、埋込層２を突き抜いた溝４を形成した。つぎに、
第２図に示すように、酸化膜３を除去した後表面を酸化
して酸化膜５を全面に形成し、その上にＳｉ３Ｎ、膜６
を形成した０次に上記溝４の深さに相当する厚さの多結
晶Ｓｉ層７をＣＶＤなど公知の方法によって形成し、そ
の表面を酸化して酸化膜８を形成した後、Ｓｉ３Ｎ４膜
９を形成した。レジスト膜を全面に塗布し、先の工程に
おいて溝４を形成したときに使用したホト・マスクを用
いてレジスト膜をパターニングして、レジストパターン
１０を形成した。（第３図）このレジストパターン１ｏ
をマスクにしてＳｉ３Ｎ４膜９と酸化膜８を選択的にエ
ツチングし、さらに、このｉＩ８，９をマスクにして多
結晶Ｓｉ７をその下にあるＳｉ３Ｎ４膜６の表面が出る
までエッチする。
Ｓｉ３Ｎ、膜６，９をマスクにして多結類Ｓｉ７を酸化
して、多結晶Ｓｉ７の表面に厚さ約５００ｎｍの酸化膜
１１を形成した（第４図）６次にＳｉ３Ｎ４膜６，９と
酸化膜５，８をエッチして除去し。
して、多結晶Ｓｉ７の表面に厚さ約５００ｎｍの酸化膜
１１を形成した（第４図）６次にＳｉ３Ｎ４膜６，９と
酸化膜５，８をエッチして除去し。
アイソレーション工程が完了した（第５図）、この際、
酸化膜１１も若干エッチされて膜厚が減少するが、酸化
膜１１の膜厚は、除去された酸化膜５．８の膜厚よりは
るかに大きいので、完全に除去されることはなく、多結
晶シリコン７上に残る。
酸化膜１１も若干エッチされて膜厚が減少するが、酸化
膜１１の膜厚は、除去された酸化膜５．８の膜厚よりは
るかに大きいので、完全に除去されることはなく、多結
晶シリコン７上に残る。
この後埋込みれた多結晶Ｓｉ７の表面を薄く酸化（約１
００１００ｎ、さらに分離されたＳｉ基板１の島１２の
中にトランジスタ（図示せず）を形成した。
００１００ｎ、さらに分離されたＳｉ基板１の島１２の
中にトランジスタ（図示せず）を形成した。
［発明の効果］
本発明を用いてバイポーラ集積回路を形成すれば１分離
容量が小さいため高速であり、かつ結晶欠陥の発生が少
なくて歩留りが良好であった。また、端部の厚い酸化膜
１１を用いてトランジスタを形成する際に、セルフアラ
イメントが可能で集積度を高くすることも可能である。
容量が小さいため高速であり、かつ結晶欠陥の発生が少
なくて歩留りが良好であった。また、端部の厚い酸化膜
１１を用いてトランジスタを形成する際に、セルフアラ
イメントが可能で集積度を高くすることも可能である。
また１本発明によって形成されたアイソレーションは埋
込層２をエツチングで突き抜けているので、そのままで
も素子間の絶縁性を保たれるが、酸化！１１５の表面電
荷等によりチャネルが発生する恐れもある。そのため、
第１図の状態で拡散法あるいはイオン打込み法によって
Ｂ等のＰ形不純物を溝４内に充填された多結晶シリコン
中にチャネル・ストッパーとして導入しておけば、素子
間の分離はさらに完全になる。
込層２をエツチングで突き抜けているので、そのままで
も素子間の絶縁性を保たれるが、酸化！１１５の表面電
荷等によりチャネルが発生する恐れもある。そのため、
第１図の状態で拡散法あるいはイオン打込み法によって
Ｂ等のＰ形不純物を溝４内に充填された多結晶シリコン
中にチャネル・ストッパーとして導入しておけば、素子
間の分離はさらに完全になる。
第５図から明らかなように、本発明によれば、厚い酸化
膜１１は、アイソレーション領域の端部表面上にのみ被
着され、中央部近傍に厚い酸化膜は被着されていない、
そのため、シリコン基板１に応力が加わる恐れはなく、
基板に反りや結晶欠陥の生ずる恐れはない。
膜１１は、アイソレーション領域の端部表面上にのみ被
着され、中央部近傍に厚い酸化膜は被着されていない、
そのため、シリコン基板１に応力が加わる恐れはなく、
基板に反りや結晶欠陥の生ずる恐れはない。
第１図乃至第５図は１本発明の一実施例を示す工程図で
ある。 １・・・シリコン基板、３，５，８，１１・・・酸化膜
、６．９・・・チッ化シリコン膜、７・・・多結晶シリ
コン膜。
ある。 １・・・シリコン基板、３，５，８，１１・・・酸化膜
、６．９・・・チッ化シリコン膜、７・・・多結晶シリ
コン膜。
Claims (1)
- 半導体基板のアイソレーション領域に形成された溝と、
該溝の内面上に積層して形成された二酸化シリコン膜お
よびチッ化シリコン膜と、上記溝を充填する多結晶シリ
コンと、該多結晶シリコンの表面に形成された二酸化シ
リコン膜を少なくともそなえ、上記多結晶シリコンの表
面に形成された二酸化シリコン膜は、上記溝の端部近傍
における膜厚が上記溝の中央部における膜厚よりも大き
いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9811088A JPS63288044A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9811088A JPS63288044A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14890379A Division JPS5671950A (en) | 1979-11-19 | 1979-11-19 | Manufacture of integrated semiconductor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288044A true JPS63288044A (ja) | 1988-11-25 |
Family
ID=14211188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9811088A Pending JPS63288044A (ja) | 1988-04-22 | 1988-04-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288044A (ja) |
-
1988
- 1988-04-22 JP JP9811088A patent/JPS63288044A/ja active Pending
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