JPH0522387B2 - - Google Patents
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- Publication number
- JPH0522387B2 JPH0522387B2 JP59188402A JP18840284A JPH0522387B2 JP H0522387 B2 JPH0522387 B2 JP H0522387B2 JP 59188402 A JP59188402 A JP 59188402A JP 18840284 A JP18840284 A JP 18840284A JP H0522387 B2 JPH0522387 B2 JP H0522387B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- epitaxial layer
- active region
- interface
- selective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法、特に半導体
基板表面に絶縁膜で分離された活性領域を形成す
る方法に関する。
基板表面に絶縁膜で分離された活性領域を形成す
る方法に関する。
従来用いられているこの種の方法を第３図に示
す。すなわち、第３図は選択的エピタキシヤル成
長技術によつて活性領域を形成する方法を示すも
ので、はじめにシリコン基板１の主表面上にシリ
コン酸化膜等の絶縁膜２を形成した後（第３図
Ａ）、写真蝕刻法によつて所定の領域にのみ当該
絶縁膜２を残し（第３図Ｂ）、その後絶縁膜を除
去した部分に絶縁膜とほぼ同等の厚みのエピタキ
シヤル層３を形成し活性領域とする（第３図Ｃ）。
す。すなわち、第３図は選択的エピタキシヤル成
長技術によつて活性領域を形成する方法を示すも
ので、はじめにシリコン基板１の主表面上にシリ
コン酸化膜等の絶縁膜２を形成した後（第３図
Ａ）、写真蝕刻法によつて所定の領域にのみ当該
絶縁膜２を残し（第３図Ｂ）、その後絶縁膜を除
去した部分に絶縁膜とほぼ同等の厚みのエピタキ
シヤル層３を形成し活性領域とする（第３図Ｃ）。
しかしながら、この選択的に形成されたエピタ
キシヤル層３では、結晶成長時において、図中×
印を付して示したように絶縁膜２との界面近傍に
格子欠陥が導入されやすく、エピタキシヤル層３
に半導体素子を形成した場合に、上記欠陥領域４
に沿つて不純物原子が異常拡散したり、リーク電
流が多くなる等の不都合が生じる欠点があつた。
この欠陥領域４は、絶縁膜２とエピタキシヤル層
３との界面からエピタキシヤル層内部に、0.5μｍ
程度から甚しい場合には2μｍ程度の距離にまで
達することがあつた。
キシヤル層３では、結晶成長時において、図中×
印を付して示したように絶縁膜２との界面近傍に
格子欠陥が導入されやすく、エピタキシヤル層３
に半導体素子を形成した場合に、上記欠陥領域４
に沿つて不純物原子が異常拡散したり、リーク電
流が多くなる等の不都合が生じる欠点があつた。
この欠陥領域４は、絶縁膜２とエピタキシヤル層
３との界面からエピタキシヤル層内部に、0.5μｍ
程度から甚しい場合には2μｍ程度の距離にまで
達することがあつた。
この発明は、このような問題点を解決するため
になされたもので、その目的は、選択絶縁膜形成
後のエピタキシヤル成長によりながら、活性領域
から欠陥領域を排除することが可能な半導体装置
の製造方法を提供することにある。
になされたもので、その目的は、選択絶縁膜形成
後のエピタキシヤル成長によりながら、活性領域
から欠陥領域を排除することが可能な半導体装置
の製造方法を提供することにある。
このような目的を達成するために、この発明
は、所定の領域に第１の絶縁膜を形成した後に形
成したエピタキシヤル層に選択酸化法を適用し、
第１の絶縁膜との界面近傍の表面に第２の絶縁膜
を形成するようにしたものである。
は、所定の領域に第１の絶縁膜を形成した後に形
成したエピタキシヤル層に選択酸化法を適用し、
第１の絶縁膜との界面近傍の表面に第２の絶縁膜
を形成するようにしたものである。
エピタキシヤル層形成の際に第１の絶縁膜との
界面近傍に生じた欠陥領域は、第２の絶縁膜で覆
われてしまい、欠陥のない活性領域を得ることが
できる。
界面近傍に生じた欠陥領域は、第２の絶縁膜で覆
われてしまい、欠陥のない活性領域を得ることが
できる。
第１図は本発明の一実施例を示す工程断面図で
ある。同図において前述した従来例と全く同様
に、シリコン酸化膜からなる絶縁膜２を形成し、
これを除去した部分のシリコン基板１表面に選択
エピタキシヤル成長法を適用してエピタキシヤル
層３を形成する（第１図Ａ〜Ｃ）。その後、本実
施例ではさらに、このエピタキシヤル層３に選択
酸化法を適用し、絶縁膜２との界面近傍表面に選
択酸化膜５を形成する（第１図Ｄ）。この結果、
表面が選択酸化膜５によつて覆われない部分のエ
ピタキシヤル層３が、活性領域として形成される
が、前述したように、欠陥領域４の幅は通常0.5μ
ｍ程度以上あるため、選択酸化用のマスクパター
ンの寸法を適当に調整して上記活性領域の端と埋
め込まれた絶縁膜２の端との距離Ｄを少なくとも
0.5μｍ以上とすることが望ましい。
ある。同図において前述した従来例と全く同様
に、シリコン酸化膜からなる絶縁膜２を形成し、
これを除去した部分のシリコン基板１表面に選択
エピタキシヤル成長法を適用してエピタキシヤル
層３を形成する（第１図Ａ〜Ｃ）。その後、本実
施例ではさらに、このエピタキシヤル層３に選択
酸化法を適用し、絶縁膜２との界面近傍表面に選
択酸化膜５を形成する（第１図Ｄ）。この結果、
表面が選択酸化膜５によつて覆われない部分のエ
ピタキシヤル層３が、活性領域として形成される
が、前述したように、欠陥領域４の幅は通常0.5μ
ｍ程度以上あるため、選択酸化用のマスクパター
ンの寸法を適当に調整して上記活性領域の端と埋
め込まれた絶縁膜２の端との距離Ｄを少なくとも
0.5μｍ以上とすることが望ましい。
これにより、活性領域に欠陥領域がかからない
ようにすることができ、不純物原子の異常拡散が
なくいり、リーク電流も低減できた。
ようにすることができ、不純物原子の異常拡散が
なくいり、リーク電流も低減できた。
次に、他の実施例を第２図に基いて説明する。
はじめに、シリコン基板１表面に形成したシリコ
ン酸化膜からなる絶縁膜２を選択的に除去する工
程までは先の実施例と全く同様である（第２図
Ａ，Ｂ）。異なるのは、次の絶縁膜２の膜厚以上
にエピタキシヤル層３Ａを形成し、絶縁膜２をエ
ピタキシヤル層３Ａで埋め込むところである。こ
の場合、絶縁膜２の側面との界面近傍に欠陥領域
４が形成される他、絶縁膜２の上面との界面近傍
にも欠陥領域４Ａが形成される（第２図Ｃ）。
はじめに、シリコン基板１表面に形成したシリコ
ン酸化膜からなる絶縁膜２を選択的に除去する工
程までは先の実施例と全く同様である（第２図
Ａ，Ｂ）。異なるのは、次の絶縁膜２の膜厚以上
にエピタキシヤル層３Ａを形成し、絶縁膜２をエ
ピタキシヤル層３Ａで埋め込むところである。こ
の場合、絶縁膜２の側面との界面近傍に欠陥領域
４が形成される他、絶縁膜２の上面との界面近傍
にも欠陥領域４Ａが形成される（第２図Ｃ）。
次いで、選択酸化法によつて埋め込まれた絶縁
膜紀埋２上部のエピタキシヤル層３Ａを酸化し、
選択酸化膜５Ａを形成する（第２図Ｄ）。この場
合も、酸化膜５Ａによつて覆われない活性領域と
なる部分のエピタキシヤル層３Ａの端と埋め込ま
れた絶縁膜２の端との距離Ｄは0.5μｍ以上とする
ことが望ましく、これによつて不純物原子の異常
拡散がなくなり、リーク電流も少なくなつた。
膜紀埋２上部のエピタキシヤル層３Ａを酸化し、
選択酸化膜５Ａを形成する（第２図Ｄ）。この場
合も、酸化膜５Ａによつて覆われない活性領域と
なる部分のエピタキシヤル層３Ａの端と埋め込ま
れた絶縁膜２の端との距離Ｄは0.5μｍ以上とする
ことが望ましく、これによつて不純物原子の異常
拡散がなくなり、リーク電流も少なくなつた。
このような本発明による方法は、シリコン基板
を用いた各種の半導体装置を形成する際に、前提
となる活性領域の形成技術として共通に使用する
ことができる。なお、基板およびエピタキシヤル
層の導電形については特に触れなかつたが、これ
は、本発明がこれらの導電形には一切無関係に適
用できるためで、両者の導電形はＰ形でもＮ形で
も、相互に同一でも異なつていてもよい。また、
第１の絶縁膜２はシリコン酸化膜に限らずシリコ
ン窒化膜等他の絶縁膜でもよいことは言うまでも
ない。
を用いた各種の半導体装置を形成する際に、前提
となる活性領域の形成技術として共通に使用する
ことができる。なお、基板およびエピタキシヤル
層の導電形については特に触れなかつたが、これ
は、本発明がこれらの導電形には一切無関係に適
用できるためで、両者の導電形はＰ形でもＮ形で
も、相互に同一でも異なつていてもよい。また、
第１の絶縁膜２はシリコン酸化膜に限らずシリコ
ン窒化膜等他の絶縁膜でもよいことは言うまでも
ない。
以上説明したように、この発明によれば、所定
の領域に第１の絶縁膜を形成した後に形成したエ
ピタキシヤル層に選択酸化法を適用して第１の絶
縁膜との界面近傍表面に第２の絶縁膜を形成する
ことにより、第２の絶縁膜によつて覆われない部
分のエピタキシヤル層を、欠陥のない活性領域と
して得ることができる。
の領域に第１の絶縁膜を形成した後に形成したエ
ピタキシヤル層に選択酸化法を適用して第１の絶
縁膜との界面近傍表面に第２の絶縁膜を形成する
ことにより、第２の絶縁膜によつて覆われない部
分のエピタキシヤル層を、欠陥のない活性領域と
して得ることができる。
第１図は本発明の一実施例を示す工程断面図、
第２図は本発明の他の実施例を示す工程断面図、
第３図は従来の半導体装置の製造方法を示す工程
断面図である。 １……シリコン基板、２……絶縁膜（第１の絶
縁膜）、３，３Ａ……エピタキシヤル層、４，４
Ａ……欠陥領域、５，５Ａ……選択酸化膜（第２
の絶縁膜）。
第２図は本発明の他の実施例を示す工程断面図、
第３図は従来の半導体装置の製造方法を示す工程
断面図である。 １……シリコン基板、２……絶縁膜（第１の絶
縁膜）、３，３Ａ……エピタキシヤル層、４，４
Ａ……欠陥領域、５，５Ａ……選択酸化膜（第２
の絶縁膜）。
Claims (1)
- １ 半導体基板上の所定の領域に分離用絶縁膜を
形成する工程と、この半導体基板上にエピタキシ
ヤル成長法を用いて半導体層を形成する工程と、
形成したエピタキシヤル半導体層に選択酸化法を
適用することにより分離用絶縁膜との界面近傍表
面に選択酸化膜を形成しこの選択酸化膜で覆われ
ない部分のエピタキシヤル半導体層を活性領域と
する工程とを含み、上記活性領域が上記分離用絶
縁膜と上記エピタキシヤル半導体層との界面から
0.5μｍ以上離れるように上記選択酸化膜を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188402A JPS6165447A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188402A JPS6165447A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6165447A JPS6165447A (ja) | 1986-04-04 |
| JPH0522387B2 true JPH0522387B2 (ja) | 1993-03-29 |
Family
ID=16223013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188402A Granted JPS6165447A (ja) | 1984-09-07 | 1984-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6165447A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137244A (ja) * | 1988-11-17 | 1990-05-25 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179590A (ja) * | 1975-01-06 | 1976-07-10 | Hitachi Ltd | Handotaisochinoseizohoho |
| JPS56158446A (en) * | 1980-05-12 | 1981-12-07 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
-
1984
- 1984-09-07 JP JP59188402A patent/JPS6165447A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6165447A (ja) | 1986-04-04 |
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