JPS6333012A - アナログ−デイジタル変換方法 - Google Patents
アナログ−デイジタル変換方法Info
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- JPS6333012A JPS6333012A JP17698086A JP17698086A JPS6333012A JP S6333012 A JPS6333012 A JP S6333012A JP 17698086 A JP17698086 A JP 17698086A JP 17698086 A JP17698086 A JP 17698086A JP S6333012 A JPS6333012 A JP S6333012A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オーディオ信号等のアナログ信号を、デイザ
（ｄｉ ｔｈｅｒ）信号の加算及び減算を伴なってディ
ジタル信号に変換するためのアナログ−ディジタル変換
方法に関するものである。
（ｄｉ ｔｈｅｒ）信号の加算及び減算を伴なってディ
ジタル信号に変換するためのアナログ−ディジタル変換
方法に関するものである。
オーディオ信号のＰＣＭ記録再生において、量子化雑音
（量子化出力と入力標本値との差）が問題になる。特に
入力信号レベルが低く量子化ステップ数が少ない場合に
は、量子化雑音は入力と強い相関を有し、雑音というよ
りも入力信号の一種の歪（高次高調波）となる。また、
入力信号レベルが高くても、極くゆっくり変化する信号
に対しＡ／Ｄ変換し、しかる後デイザを減算することは
公知である。
（量子化出力と入力標本値との差）が問題になる。特に
入力信号レベルが低く量子化ステップ数が少ない場合に
は、量子化雑音は入力と強い相関を有し、雑音というよ
りも入力信号の一種の歪（高次高調波）となる。また、
入力信号レベルが高くても、極くゆっくり変化する信号
に対しＡ／Ｄ変換し、しかる後デイザを減算することは
公知である。
ところで、アナログ情報信号にアナログディザを加算す
ると、この加算値がＡ／Ｄ変換器の許容入力最大レベル
よりも大きくなる可能性がある。
ると、この加算値がＡ／Ｄ変換器の許容入力最大レベル
よりも大きくなる可能性がある。
デイザ加算情報信号の最大値に適合する加算器及びＡ／
Ｄ変換器を用意すれば、問題が生じないが、加算器及び
Ａ／Ｄ変換器のコストが高くなる。一方、加算器の出力
及びＡ／Ｄ変換器の入力を一定値に制限すれば、アナロ
グ情報信号のダイナミックレンジなデイザの分だけ狭く
なる。
Ｄ変換器を用意すれば、問題が生じないが、加算器及び
Ａ／Ｄ変換器のコストが高くなる。一方、加算器の出力
及びＡ／Ｄ変換器の入力を一定値に制限すれば、アナロ
グ情報信号のダイナミックレンジなデイザの分だけ狭く
なる。
上述の如き問題を解決するために、本件出願人は、特願
昭６０−１５２７７２号で入力アナログ情報信号ルが高
い時にデイザの加算を停止する方法を提案した。この方
法によれば、情報信号とデイザとの加算値が所定値以上
になることが阻止される。しかし、阻止している期間に
デイザ加算及び減算の効果を得ることができない。
昭６０−１５２７７２号で入力アナログ情報信号ルが高
い時にデイザの加算を停止する方法を提案した。この方
法によれば、情報信号とデイザとの加算値が所定値以上
になることが阻止される。しかし、阻止している期間に
デイザ加算及び減算の効果を得ることができない。
そこで、本発明の目的は、アナログ情報信号のレベルが
高い時にもデイザ加算及び減算の効果を得ることができ
るアナログ−ディジタル変換方法を提供することＫある
。
高い時にもデイザ加算及び減算の効果を得ることができ
るアナログ−ディジタル変換方法を提供することＫある
。
上記問題点を解決し、上記目的を達成するための本発明
は、アナログ情報信号（Ａ１）を順次にサンプリングす
ること、アナログディザ信号（Ｂ１）を発生させること
、サンプリングされた前記アナログ情報信号（Ａ１）に
前記アナログディザ信号（Ｂ１）を加算してアナログデ
ィザ加算情報信号（Ａｌ ＋ Ｂｔ ）を得ること、前
記アナログディザ加算情報信号（ＡＪ＋Ｂ１）をアナロ
グ−ディジタル変換器でディジタルディザ加算情報信号
（ん＋ｌに変換すること、前記アナログディザ信号（Ｂ
ｌ ）を前記アナログ−ディジタル変換器を時分割使用
して又は別のアナログ−ディジタル変換器でディジタル
ディザ（Ｂｔ ）ＶＣ変換すること、前記ディジタルデ
ィザ加算アナログ信号（Ａ２＋ Ｂｙ ）から前記ディ
ジタルディザ信号（Ｂ１）を減算してディジタル情報信
号（Ａ１）を得ることを含んでいるアナログ−ディジタ
ル変換方法において、２の補数コードにおいて正のレベ
ルを示ステを発生させること、 アナログディザ加算情報信号（Ａｔ ＋ Ｂｌ ）のレ
ベルが所定レベルを越えたか又は越える可能性があるか
否かを判定すること、前記判定によって前記アナログデ
ィザ加算情報信号（Ａｌ ＋ Ｂ、 ）のレベルが前記
所定レベルを越えないこと又は越える可能性がないこと
が分った場合には、前記アナログディザ信号（Ｂ１）と
して前記ディジタルディザ信号（Ｂａ）をアナログ信号
に変換したものを使用し、一方、前記判定により【前記
アナログディザ加算情報信号（ＡｌＢ１）のレベルが前
記所定レベルを越えたこと又は越える可能性があること
が分った場合には、前記アナログディザ信号（Ｂ１）と
して前記２の補数信号（Ｂｂ）をアナログ信号に変換し
たものを使用することを特徴とするアナログ−ディジタ
ル変換方法に係わるものである。
は、アナログ情報信号（Ａ１）を順次にサンプリングす
ること、アナログディザ信号（Ｂ１）を発生させること
、サンプリングされた前記アナログ情報信号（Ａ１）に
前記アナログディザ信号（Ｂ１）を加算してアナログデ
ィザ加算情報信号（Ａｌ ＋ Ｂｔ ）を得ること、前
記アナログディザ加算情報信号（ＡＪ＋Ｂ１）をアナロ
グ−ディジタル変換器でディジタルディザ加算情報信号
（ん＋ｌに変換すること、前記アナログディザ信号（Ｂ
ｌ ）を前記アナログ−ディジタル変換器を時分割使用
して又は別のアナログ−ディジタル変換器でディジタル
ディザ（Ｂｔ ）ＶＣ変換すること、前記ディジタルデ
ィザ加算アナログ信号（Ａ２＋ Ｂｙ ）から前記ディ
ジタルディザ信号（Ｂ１）を減算してディジタル情報信
号（Ａ１）を得ることを含んでいるアナログ−ディジタ
ル変換方法において、２の補数コードにおいて正のレベ
ルを示ステを発生させること、 アナログディザ加算情報信号（Ａｔ ＋ Ｂｌ ）のレ
ベルが所定レベルを越えたか又は越える可能性があるか
否かを判定すること、前記判定によって前記アナログデ
ィザ加算情報信号（Ａｌ ＋ Ｂ、 ）のレベルが前記
所定レベルを越えないこと又は越える可能性がないこと
が分った場合には、前記アナログディザ信号（Ｂ１）と
して前記ディジタルディザ信号（Ｂａ）をアナログ信号
に変換したものを使用し、一方、前記判定により【前記
アナログディザ加算情報信号（ＡｌＢ１）のレベルが前
記所定レベルを越えたこと又は越える可能性があること
が分った場合には、前記アナログディザ信号（Ｂ１）と
して前記２の補数信号（Ｂｂ）をアナログ信号に変換し
たものを使用することを特徴とするアナログ−ディジタ
ル変換方法に係わるものである。
なお、本発明に関係する２の補数コード（２１ｓ ｃｏ
ｒｎｐｌｅｍｅｎｔ ｃｏｄｅ ）とオフセット・バイ
ナリ・コード（ｏｆｆｓｅｔ ｂｉｎａｒｙ ｃｏｄｅ
）とｌＯ逆進法示す信号レベルとの関係を４ピツトのデ
ータで例示すると次の通りである。
ｒｎｐｌｅｍｅｎｔ ｃｏｄｅ ）とオフセット・バイ
ナリ・コード（ｏｆｆｓｅｔ ｂｉｎａｒｙ ｃｏｄｅ
）とｌＯ逆進法示す信号レベルとの関係を４ピツトのデ
ータで例示すると次の通りである。
＋ ７ ｆｉｌｌ ０１１
１＋ ６ １１１０ ０１１０
＋ ５ １１０１ ０１０１＋
４ １１００ ０１００＋
３ １ｏｌｌ ００１１＋
２ １０１０ ００１０＋
ｌ １００１ ０００１〔作
用〕 上記発明では、アナログ情報信号のレベルが高い時には
、ディジタルディザの２の補数に冑・応するアナログデ
ィザが加算される。この結果、アナログ情報信号からア
ナログディザを減算したと等価な加算信号を得ることが
でき、アナログ情報信号とデイザ信号との加算値レベル
が所定範囲を越えることが防止される。従ってデイザ加
算及び減算の効果を入力アナログ情報信号の高いレベル
範囲まで得ることが可能になる。
１＋ ６ １１１０ ０１１０
＋ ５ １１０１ ０１０１＋
４ １１００ ０１００＋
３ １ｏｌｌ ００１１＋
２ １０１０ ００１０＋
ｌ １００１ ０００１〔作
用〕 上記発明では、アナログ情報信号のレベルが高い時には
、ディジタルディザの２の補数に冑・応するアナログデ
ィザが加算される。この結果、アナログ情報信号からア
ナログディザを減算したと等価な加算信号を得ることが
でき、アナログ情報信号とデイザ信号との加算値レベル
が所定範囲を越えることが防止される。従ってデイザ加
算及び減算の効果を入力アナログ情報信号の高いレベル
範囲まで得ることが可能になる。
次に、本発明の詳細な説明する。
（第１の実施例）
第１図に示す第１の実施例に係わるオーディオ信号に対
応する情報アナログ信号をディジタル信号に変懲する装
置は、例えば０〜２０ ｋＨｚ程度のオーディオ信号か
ら成るアナログ情報信号の入力ライン（１）にサンプル
ホールド回路（２）が接続されている。このサンプルホ
ールド回路（２）は情報信号Ａ１を一定の周期でサンプ
リングし、これにより得られるサンプルをホールドして
出力するものであり、この出力端子はアナログ加算器（
３）の一方の入力端子に接続されている。
応する情報アナログ信号をディジタル信号に変懲する装
置は、例えば０〜２０ ｋＨｚ程度のオーディオ信号か
ら成るアナログ情報信号の入力ライン（１）にサンプル
ホールド回路（２）が接続されている。このサンプルホ
ールド回路（２）は情報信号Ａ１を一定の周期でサンプ
リングし、これにより得られるサンプルをホールドして
出力するものであり、この出力端子はアナログ加算器（
３）の一方の入力端子に接続されている。
（２）はディジタルディザ発生器であり、実質的にラン
ダムに１２ビツトのディジタル信号をサンプル・ホール
ド回路（２）のサンプリング周波数と同一の８８．２
ｋＨｚ のサンプリング周波数で発生する回路である
。このデイザ発生器（２）は、Ｍ系列（Ｍａｘｉｍａｌ
−ｌｅｎｇｔｈ Ｐｕ１ｓｅ ５ｅｑｕｅｎｃｅｓ
）擬似ランダムパルス発生回路から成り、アナ賞グの白
色性雑音をディジタル信号に変換したものと実質的に同
じものを出力する。
ダムに１２ビツトのディジタル信号をサンプル・ホール
ド回路（２）のサンプリング周波数と同一の８８．２
ｋＨｚ のサンプリング周波数で発生する回路である
。このデイザ発生器（２）は、Ｍ系列（Ｍａｘｉｍａｌ
−ｌｅｎｇｔｈ Ｐｕ１ｓｅ ５ｅｑｕｅｎｃｅｓ
）擬似ランダムパルス発生回路から成り、アナ賞グの白
色性雑音をディジタル信号に変換したものと実質的に同
じものを出力する。
デイザ発生器（２）に接続された４ビツト付加回路（４
ａ）は、１２ビツトのディジタルディザのＭＯＢ（ｔｈ
ｅ Ｍｏ５ｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）の上
に論理″０”の内容の４ビツトを付加し、１６ビントの
デイザを出力するものである。このディジタルディザは
２の補数コードの正のレベルのデータに対応している。
ａ）は、１２ビツトのディジタルディザのＭＯＢ（ｔｈ
ｅ Ｍｏ５ｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）の上
に論理″０”の内容の４ビツトを付加し、１６ビントの
デイザを出力するものである。このディジタルディザは
２の補数コードの正のレベルのデータに対応している。
４ビツト付加回路（４ａ）に接続された２の補数回路（
５）は、１６ビントのデイザの２の補数を出力するもの
である。この入力は２の補数コードで正のレベルのデー
タであるので、この出力は２の補数コードの負のレベル
のデータに対応する。
５）は、１６ビントのデイザの２の補数を出力するもの
である。この入力は２の補数コードで正のレベルのデー
タであるので、この出力は２の補数コードの負のレベル
のデータに対応する。
４ビツト付加回路（４ａ）と２の補数回路（５）とに接
続された切り換え回路（６）は、マルチプレクサ（ｍｕ
ｌ ｔ １ｐｌｅｘｅｒ）から成り、デイザ信号Ｂａ
とその２の補数Ｂｂ とのいずれか一方を選択する
ものである。
続された切り換え回路（６）は、マルチプレクサ（ｍｕ
ｌ ｔ １ｐｌｅｘｅｒ）から成り、デイザ信号Ｂａ
とその２の補数Ｂｂ とのいずれか一方を選択する
ものである。
切り換え回路（６）に接続されたディジタル−アナログ
変換器即ちＤ／Ａ変換器（７）は２の補数コードに対応
したアナログ出力を得るものであり、ディジタルディザ
信号Ｂａ 又はこの２の補数Ｂｂ に対応したアナ
ログディザ信号Ｂ、を発生するものである。即ち、この
Ｄ／Ａ変換器（７）は、２の補数コードの正レベル信号
であるデイザ信号Ｂａ が入力している時には、正の
アナログ出力を発生し、２の補数コードの負レベル信号
である２の補数信号Ｂｂが発生している時には負のアナ
ログ出力を発生するものである。このＤ／Ａ変換器（７
）の出力端子は、加算器（３）の他方の入力端子とＡ／
Ｄ変換器（９）とに接続されている。なお、Ｄ／Ａ変換
器（７）は、サンプルホールド回路（２）から出力され
るアナログ情報信号人、のサンプリング周期に同期して
アナログディザ信号Ｂ、（０〜＋Ｈｚ但し、ｆ３はサン
プリング周波数′）を出力するように構成されている。
変換器即ちＤ／Ａ変換器（７）は２の補数コードに対応
したアナログ出力を得るものであり、ディジタルディザ
信号Ｂａ 又はこの２の補数Ｂｂ に対応したアナ
ログディザ信号Ｂ、を発生するものである。即ち、この
Ｄ／Ａ変換器（７）は、２の補数コードの正レベル信号
であるデイザ信号Ｂａ が入力している時には、正の
アナログ出力を発生し、２の補数コードの負レベル信号
である２の補数信号Ｂｂが発生している時には負のアナ
ログ出力を発生するものである。このＤ／Ａ変換器（７
）の出力端子は、加算器（３）の他方の入力端子とＡ／
Ｄ変換器（９）とに接続されている。なお、Ｄ／Ａ変換
器（７）は、サンプルホールド回路（２）から出力され
るアナログ情報信号人、のサンプリング周期に同期して
アナログディザ信号Ｂ、（０〜＋Ｈｚ但し、ｆ３はサン
プリング周波数′）を出力するように構成されている。
加算器（３）に接続されている第１のＡ／Ｄ（アナログ
・ディジタル）変換器（８）は、加算器（３）から得ら
れるアナログディザ加算情報信号Ａ＋ ＋ Ｂｔ を例
えば、１６ビツトのディジタル信号Ａｓ ＋Ｂ２に変換
するものである。Ｄ／Ａ変換器（７）に接続されている
第２のＡ／Ｄ変換器（９）はアナログディザ信号Ｂ。
・ディジタル）変換器（８）は、加算器（３）から得ら
れるアナログディザ加算情報信号Ａ＋ ＋ Ｂｔ を例
えば、１６ビツトのディジタル信号Ａｓ ＋Ｂ２に変換
するものである。Ｄ／Ａ変換器（７）に接続されている
第２のＡ／Ｄ変換器（９）はアナログディザ信号Ｂ。
をディジタル信号に変換し、デイザ信号（白色性雑音）
に対応するランダムなディジタル信号即ちディジタルデ
ィザ信号Ｂ、を出力するものである。
に対応するランダムなディジタル信号即ちディジタルデ
ィザ信号Ｂ、を出力するものである。
α〔はディジタル減算器であり、一方の入力端子が第１
のＡ／Ｄ変換器（８）の出力端子に接続され、他方の入
力端子が第２のＡ／Ｄ変換器（９）の出力端子に接続さ
れ、第１のＡ／Ｄ変換器（８）から得られるデイザ加算
情報信号（Ａ２＋ Ｂｌ ）から第２のＡ／Ｄ変換器（
９）から得られるデイザ信号（Ｂ１）を減算し、出力ラ
イン（１１１にアナログ情報信号Ａ、に対応したディジ
タル情報信号んを送出する。
のＡ／Ｄ変換器（８）の出力端子に接続され、他方の入
力端子が第２のＡ／Ｄ変換器（９）の出力端子に接続さ
れ、第１のＡ／Ｄ変換器（８）から得られるデイザ加算
情報信号（Ａ２＋ Ｂｌ ）から第２のＡ／Ｄ変換器（
９）から得られるデイザ信号（Ｂ１）を減算し、出力ラ
イン（１１１にアナログ情報信号Ａ、に対応したディジ
タル情報信号んを送出する。
α２はレベル判定回路であり、電圧比較器關の一方の入
力端子を加算器（３）の出力端子に接続し、他方の入力
端子を基準電圧源α滲に接続することによって構成され
ている。基準電圧源Ｉの基準電圧レベルｖ１は、第１の
Ａ／Ｄ変換器（８）の許容最大レベルＶＭと等しく設定
されている。勿論、Ｖｍ ｆ！：ＶＭよりも少し低いレ
ベルに設定しても差し支えない。
力端子を加算器（３）の出力端子に接続し、他方の入力
端子を基準電圧源α滲に接続することによって構成され
ている。基準電圧源Ｉの基準電圧レベルｖ１は、第１の
Ａ／Ｄ変換器（８）の許容最大レベルＶＭと等しく設定
されている。勿論、Ｖｍ ｆ！：ＶＭよりも少し低いレ
ベルに設定しても差し支えない。
比較器Ｑ３は、アナログディザ加算情報信号（Ａ２＋Ｂ
ｌ ）のレベルが基準電圧ＶＢ以上になった時に低＼、 レベルから高レベルに転換する。比較器（１３１の出力
端子は切り換え回路（６）に接続されているので、比較
器Ｑ３の出力が高レベルになると、切り換え回路（６）
は２の補数回路（５）の出力を選択する。
ｌ ）のレベルが基準電圧ＶＢ以上になった時に低＼、 レベルから高レベルに転換する。比較器（１３１の出力
端子は切り換え回路（６）に接続されているので、比較
器Ｑ３の出力が高レベルになると、切り換え回路（６）
は２の補数回路（５）の出力を選択する。
第２図は第１図の２の補轄回路（５）及び切り換え回路
（６）を詳しく示す。２の補数回路（５）は、デイザ発
生器（２）の各出力ライン−〜ａ１６に接続されたＮＯ
Ｔ回路回路−ＮＩ６ と、ＮＯＴ回路回路−Ｎ８．で
反転した信号ｌを加算する加算回路αＳとから成り、デ
イザ信号Ｂｌを２の補数信号Ｂｂ に変換して出力す
る。
（６）を詳しく示す。２の補数回路（５）は、デイザ発
生器（２）の各出力ライン−〜ａ１６に接続されたＮＯ
Ｔ回路回路−ＮＩ６ と、ＮＯＴ回路回路−Ｎ８．で
反転した信号ｌを加算する加算回路αＳとから成り、デ
イザ信号Ｂｌを２の補数信号Ｂｂ に変換して出力す
る。
切り換え回路（６）はＭＢＳ〜ＬＳＢの各ピットに対応
して１６の切り換えスイッチＳＩ″−８１６を含み、出
力ラインｃ、 ”” ｃｔａが接点ａＫよってデイザ信
号ラインａ！〜ａ、・に接続され、接点すによって２の
補数信号ラインｂ１〜ｂ１゜に接続されるように構成さ
れ【いる。なお、スイッチＳ、〜８１６は常時は接点ａ
に投入されているが、比較器α四の出力が高レベルにな
ったことに応答して接点ｂＫ投入される。
して１６の切り換えスイッチＳＩ″−８１６を含み、出
力ラインｃ、 ”” ｃｔａが接点ａＫよってデイザ信
号ラインａ！〜ａ、・に接続され、接点すによって２の
補数信号ラインｂ１〜ｂ１゜に接続されるように構成さ
れ【いる。なお、スイッチＳ、〜８１６は常時は接点ａ
に投入されているが、比較器α四の出力が高レベルにな
ったことに応答して接点ｂＫ投入される。
切り換え回路（６）は機械的スイッチで原理的に示され
ているが、実際には電子スイッチで構成されている。
ているが、実際には電子スイッチで構成されている。
（動作）
今、加算器（３）の一方の入力端子にアナログ情報信号
Ａｔが入力し、他方の入力端子にアナログディザ信号Ｂ
、が入力し、これ等の加算出力であるアナログディザ加
算情報信号ＡＩ ＋ Ｂｌのレベルが基準電圧７１以上
にならない場合には、従来の動作と同一であり、アナ鴛
グデイザ加算情報信号Ａｔ ＋ Ｂ＋は第１のＡ／Ｄ変
換器（８）でディジタルディザ加算情報信号Ａ２ ＋
Ｂ２ に変換され、アナログディザ信号Ｂ。
Ａｔが入力し、他方の入力端子にアナログディザ信号Ｂ
、が入力し、これ等の加算出力であるアナログディザ加
算情報信号ＡＩ ＋ Ｂｌのレベルが基準電圧７１以上
にならない場合には、従来の動作と同一であり、アナ鴛
グデイザ加算情報信号Ａｔ ＋ Ｂ＋は第１のＡ／Ｄ変
換器（８）でディジタルディザ加算情報信号Ａ２ ＋
Ｂ２ に変換され、アナログディザ信号Ｂ。
は第２のＡ／Ｄ変換器（９）でディジタルディザ信号Ｂ
、に変換され、それぞれ減算器αｌに送られ、ここでＡ
ｔ＋Ｂｔ Ｂｔ のディジタル減算が行われ、ディジ
タル信号人、が得られる。
、に変換され、それぞれ減算器αｌに送られ、ここでＡ
ｔ＋Ｂｔ Ｂｔ のディジタル減算が行われ、ディジ
タル信号人、が得られる。
ところで、本発明に係わる２の補数回路（５）を使用し
ないで、加算器（３）にアナログ情報信号人、とアナロ
グディザ信号Ｂ、とを入力させ、この加算値Ａ。
ないで、加算器（３）にアナログ情報信号人、とアナロ
グディザ信号Ｂ、とを入力させ、この加算値Ａ。
＋ Ｂ＋が加算器の許容出力レベル及び／又はＡ／Ｄ変
換器（８）の許容入力レベルを越えた場合には、アナロ
グ情報信号ＡＩに対応したディジタル情報信号人、を得
ることが不可能になる。しかし、本実施例の方式によれ
ば、上述の如き問題が解決される。
換器（８）の許容入力レベルを越えた場合には、アナロ
グ情報信号ＡＩに対応したディジタル情報信号人、を得
ることが不可能になる。しかし、本実施例の方式によれ
ば、上述の如き問題が解決される。
次にこれを詳しく説明する。
今、４ビツト付加回路（４ａ）から２の補数コードにお
ける最大のデイザ信号Ｂａが発生し、この値がであり、
こｒが２の補数コードに従うＤ／Ａ変換器（７）でアナ
ログ信号に変換されると、正の最大振幅のアナログディ
ザ信号Ｂ、が情報信号ＡＩに加算される。情報信号ＡＩ
の交流波形の正の振幅レベルが低いために、加算値ＡＩ
＋Ｂ、がＡ／Ｄ変換器（８）の正の許容最大レベルを越
えない場合には、このままＡ／Ｄ変換される。また、情
報信号Ａ、の負の振幅がＡ／Ｄ変換器（８）の負の許容
最大レベルと同−又は近い値であっても、アナログディ
ザ信号Ｂ、が正の信号であるため、Ａｔ ＋ Ｂｔの負
側の振幅が高くならず、逆に低くなる。従って、Ａ、
＋ Ｂ＋信号の負の振幅がＡ／Ｄ変換器（８）の負側の
許容範囲外になることはない。
ける最大のデイザ信号Ｂａが発生し、この値がであり、
こｒが２の補数コードに従うＤ／Ａ変換器（７）でアナ
ログ信号に変換されると、正の最大振幅のアナログディ
ザ信号Ｂ、が情報信号ＡＩに加算される。情報信号ＡＩ
の交流波形の正の振幅レベルが低いために、加算値ＡＩ
＋Ｂ、がＡ／Ｄ変換器（８）の正の許容最大レベルを越
えない場合には、このままＡ／Ｄ変換される。また、情
報信号Ａ、の負の振幅がＡ／Ｄ変換器（８）の負の許容
最大レベルと同−又は近い値であっても、アナログディ
ザ信号Ｂ、が正の信号であるため、Ａｔ ＋ Ｂｔの負
側の振幅が高くならず、逆に低くなる。従って、Ａ、
＋ Ｂ＋信号の負の振幅がＡ／Ｄ変換器（８）の負側の
許容範囲外になることはない。
一方、上記の最大のディジタルディザ信号Ｂａに対応す
るアナログディザ信号Ｂ、を加えたために、加算値Ａｓ
＋ Ｂｌ がＡ／Ｄ変換器（８）の正の許容最大入
力レベルに対応する基準電圧Ｍ１以上になったとすれば
、比較器日の出力が高レベルに転換し、切り換え回路（
６）によって２の補数Ｂｂが選択される。
るアナログディザ信号Ｂ、を加えたために、加算値Ａｓ
＋ Ｂｌ がＡ／Ｄ変換器（８）の正の許容最大入
力レベルに対応する基準電圧Ｍ１以上になったとすれば
、比較器日の出力が高レベルに転換し、切り換え回路（
６）によって２の補数Ｂｂが選択される。
上述の最大ディジタルディザ信号の２の補数は［１１１
１０００００００００００００１）であり、これは２の
補数コードの負のレベル信号である。このため、２の補
数コードのＤ／Ａ変換器（７）からは負のアナログディ
ザ信号Ｂ、が得られる。
１０００００００００００００１）であり、これは２の
補数コードの負のレベル信号である。このため、２の補
数コードのＤ／Ａ変換器（７）からは負のアナログディ
ザ信号Ｂ、が得られる。
この結果、加算値（Ａ１＋ Ｂｔ ）の正方向の振幅が
、デイザ信号Ｂａをそのまま使用した場合に比較して低
くなり、Ａ／Ｄ変換器（８）の許容最大レベルを越えな
くなる。、なお、１サンプリング期間の最初においてＡ
Ｉ ＋ Ｂ＋のレベルがＶｌよりも高いことが判定され
、直ちに２の補数が選択されるため、同一サンプリング
期間のその後においてＭｌを越えない加算信号ＡＩ ＋
Ｂｌを得ることができる。そこで、Ａ／Ｄ変換器（８
） （９）からデータを１サンプリング期間の初めの部
分よりも後の部分で出力させ、減算器部において正常な
減算を行う。
、デイザ信号Ｂａをそのまま使用した場合に比較して低
くなり、Ａ／Ｄ変換器（８）の許容最大レベルを越えな
くなる。、なお、１サンプリング期間の最初においてＡ
Ｉ ＋ Ｂ＋のレベルがＶｌよりも高いことが判定され
、直ちに２の補数が選択されるため、同一サンプリング
期間のその後においてＭｌを越えない加算信号ＡＩ ＋
Ｂｌを得ることができる。そこで、Ａ／Ｄ変換器（８
） （９）からデータを１サンプリング期間の初めの部
分よりも後の部分で出力させ、減算器部において正常な
減算を行う。
最大のディジタルディザ信号以外の信号が発生している
場合において、ＡＩ ＋ Ｂｌ≧ｖ１の状態が生じても
、上述と同一の動作で２の補数が選択される。即ち、４
ビツト付加回路（４ａ）で上位４ピントを”Ｏ”にした
デイザ信号Ｂａはあらゆる値において２の補数コードに
おける正のレベルを示す。一方、このデイザ信号Ｂａの
２の補数信号Ｂｂは、２の補数コードの負のレベルを示
す。従って、２の補数が選択された時には、Ｄ／Ａ変換
器（７）から必ず負のアナログ信号が送出され、加算値
ん＋Ｂ、の振幅が低下する。
場合において、ＡＩ ＋ Ｂｌ≧ｖ１の状態が生じても
、上述と同一の動作で２の補数が選択される。即ち、４
ビツト付加回路（４ａ）で上位４ピントを”Ｏ”にした
デイザ信号Ｂａはあらゆる値において２の補数コードに
おける正のレベルを示す。一方、このデイザ信号Ｂａの
２の補数信号Ｂｂは、２の補数コードの負のレベルを示
す。従って、２の補数が選択された時には、Ｄ／Ａ変換
器（７）から必ず負のアナログ信号が送出され、加算値
ん＋Ｂ、の振幅が低下する。
２の補数が切り換え回路（６）で選択されると、加算器
（３）において２の補数に対応するアナログディザ信号
が加算されると共に、減算器σｌにおいて２の補数に対
応する値が減算されるので、２の補数に切り換えたこと
による問題は全く生じない。
（３）において２の補数に対応するアナログディザ信号
が加算されると共に、減算器σｌにおいて２の補数に対
応する値が減算されるので、２の補数に切り換えたこと
による問題は全く生じない。
上述から明らかな如く、本実施例によれば、デイザの加
算を行っているのにも拘らず、アナログ情報信号Ａ、の
最大レベルなＡ／Ｄ変換器（８）の許容最大入力レベル
と同じにすることが可能になる。
算を行っているのにも拘らず、アナログ情報信号Ａ、の
最大レベルなＡ／Ｄ変換器（８）の許容最大入力レベル
と同じにすることが可能になる。
なお、デイザ信号Ｂ、のレベルを最大値を、Ａ／Ｄ変換
器（８）の正の許容最大入力レベルから負の許容最大入
力レベルまでのダイナミックレンジの１／２にすること
ができる。
器（８）の正の許容最大入力レベルから負の許容最大入
力レベルまでのダイナミックレンジの１／２にすること
ができる。
〔第２の実施例〕
次に、第３図に示す本発明の第２の実、施例に係わるＡ
／Ｄ変換方式を説明する。但し、第１図と共通する部分
には同一の符号を付してその説明を省略する。この第３
図では、コストの低減及びＡ／Ｄ変換誤差に基づく減算
誤差の発生の防止のために、１つのＡ／Ｄ変換器（８）
によってＡＩ ＋ Ｂｌと、Ｂ、との両方なＡ／Ｄ変換
している。このために、サンプルホールド回路（２）と
加算器（３）との間に多重化用ゲート回路圓が設けられ
ている。このゲート回路１２１）はｌサンプリング期間
の１部におい℃アナログ情報信号Ａ１を抽出して加算器
（３）のもう一方の入力としてアナ皇グデイザ信号Ｂ、
が常に入力しているので、アナログ情報信号人、が入力
している期間にはＡＩ ＋ Ｂｌの出力が得られ、その
他の期間にはＢ＋の出力が得られる。Ａ／Ｄ変換器（８
）はＡ、＋Ｂ、とＢ１とを時分割でそれぞれＡ／Ｄ変換
する。Ａ／Ｄ変換器（８）の出力の分岐フィンのメモリ
ｒ２３は、Ｂ、に対応するディジタルディザ信号Ｂ２を
選択的に読み込み、Ａ、＋Ｂ、の出力期間に同期して読
み出す。これにより、減算器Ｑｌからん＋Ｂｙ Ｂｔ
＝ Ａｔの出力が得られる。メモリ口からＢ２が出力
されていない期間のデータは不要なものであるから、減
算器叫の出力ラインに接続されたサンプリングゲート（
２３によってＡ２のみを抽出する。この第３図の時分割
多重処理の方式は、特願昭６０−１５２７７２号に開示
した方法と実質的に同じである。
／Ｄ変換方式を説明する。但し、第１図と共通する部分
には同一の符号を付してその説明を省略する。この第３
図では、コストの低減及びＡ／Ｄ変換誤差に基づく減算
誤差の発生の防止のために、１つのＡ／Ｄ変換器（８）
によってＡＩ ＋ Ｂｌと、Ｂ、との両方なＡ／Ｄ変換
している。このために、サンプルホールド回路（２）と
加算器（３）との間に多重化用ゲート回路圓が設けられ
ている。このゲート回路１２１）はｌサンプリング期間
の１部におい℃アナログ情報信号Ａ１を抽出して加算器
（３）のもう一方の入力としてアナ皇グデイザ信号Ｂ、
が常に入力しているので、アナログ情報信号人、が入力
している期間にはＡＩ ＋ Ｂｌの出力が得られ、その
他の期間にはＢ＋の出力が得られる。Ａ／Ｄ変換器（８
）はＡ、＋Ｂ、とＢ１とを時分割でそれぞれＡ／Ｄ変換
する。Ａ／Ｄ変換器（８）の出力の分岐フィンのメモリ
ｒ２３は、Ｂ、に対応するディジタルディザ信号Ｂ２を
選択的に読み込み、Ａ、＋Ｂ、の出力期間に同期して読
み出す。これにより、減算器Ｑｌからん＋Ｂｙ Ｂｔ
＝ Ａｔの出力が得られる。メモリ口からＢ２が出力
されていない期間のデータは不要なものであるから、減
算器叫の出力ラインに接続されたサンプリングゲート（
２３によってＡ２のみを抽出する。この第３図の時分割
多重処理の方式は、特願昭６０−１５２７７２号に開示
した方法と実質的に同じである。
この方式によっても、最大レベルの時に２の補数を使用
する効果が第１図の場合と全く同様に得られる。
する効果が第１図の場合と全く同様に得られる。
〔第３の実施例〕
第４図は第１図の一部を変形したＡ／Ｄ変換方式を示す
。この第４図ではレベル判定回路（１２りがアナログ情
報信号Ａ１のラインに接続されている。
。この第４図ではレベル判定回路（１２りがアナログ情
報信号Ａ１のラインに接続されている。
この判定回路（１２ａ）は、ディジタルディザ信号Ｂａ
の最大値に対応するアナログディザ信号のレベルなり＋
Ｍ 、 Ａ ／ Ｄ変換器（８）の最大許容入力レベ
ルをＶＢとした場合に、Ａｔ ＞ ＶＩ ＢＩＭの状
態を検出し、切り換え回路（６）を２の補数選択状態に
制御している。これＫより、アナログ情報信号のレベル
の高い領域においてもデイザの加算、減算の効果を得る
ことができる。
の最大値に対応するアナログディザ信号のレベルなり＋
Ｍ 、 Ａ ／ Ｄ変換器（８）の最大許容入力レベ
ルをＶＢとした場合に、Ａｔ ＞ ＶＩ ＢＩＭの状
態を検出し、切り換え回路（６）を２の補数選択状態に
制御している。これＫより、アナログ情報信号のレベル
の高い領域においてもデイザの加算、減算の効果を得る
ことができる。
本発明は上述の実施例に限定されるものでなく、例えば
次の変形例が可能なものである。
次の変形例が可能なものである。
１１＋ 第３図において、ゲート■υを加算器（３）
の入力側に設けずに、加算器（３）の出力側に設け、出
力側で（Ａ１＋Ｂ１）とＢ１との時分割多重信号を形成
してもよい。
の入力側に設けずに、加算器（３）の出力側に設け、出
力側で（Ａ１＋Ｂ１）とＢ１との時分割多重信号を形成
してもよい。
（２） 第３図のメモリ（社）にＡｓ＋ Ｂ２を書き
込むようＫしてもよい。
込むようＫしてもよい。
（３） 第３図の減算器ＱｌにＡ、＋Ｂ、をゲートで
抽出して入力させ、Ａｔ＋Ｂｔ Ｂｔの演算を行うよ
うにしてもよい。
抽出して入力させ、Ａｔ＋Ｂｔ Ｂｔの演算を行うよ
うにしてもよい。
（２） ライン（１）にステレオ信号を入力させ、加
算器（３）の出力段で分離するようにしてもよい。
算器（３）の出力段で分離するようにしてもよい。
（５）ディジタルディザ発生器（２）をアナログディザ
発生器とＡ／Ｄ変換器との組み合せで構成してもよい。
発生器とＡ／Ｄ変換器との組み合せで構成してもよい。
（６）デイザ信号Ｂａ用のＤ／Ａ変換器と２の補数用Ｄ
／Ａ変換器とを別々に設け、切り換え回路（６）をこの
２つのＤ／Ａ変換器の出力側に設けてもよ〜ゝ０ 〔発明の効果〕 上述から明らかな如く、本発明によれば、情報信号とデ
イザ信号との加算値が大きくなる領域即ち情報信号のレ
ベルが高い領域においても、情報信号のレベルを制限す
ることなしにデイザ加算減算の効果を得ることができる
。
／Ａ変換器とを別々に設け、切り換え回路（６）をこの
２つのＤ／Ａ変換器の出力側に設けてもよ〜ゝ０ 〔発明の効果〕 上述から明らかな如く、本発明によれば、情報信号とデ
イザ信号との加算値が大きくなる領域即ち情報信号のレ
ベルが高い領域においても、情報信号のレベルを制限す
ることなしにデイザ加算減算の効果を得ることができる
。
第１図は本発明の第１の実施例に係わるＡ／Ｄ変換方式
を示すブロック図、 第２図は第１図の２の補数回路及び切り換え回路を詳し
く示す回路図、 第３図は第２の実施例のＡ／Ｄ変換方式を示す回路図、 第４図は第３の実施例のＡ／Ｄ変換方式を示す回路図で
ある。 （３）・・・加算器、（２）・・・ディジタルディザ発
生器、（５）・・・２の補数回路、（６）・・・デイザ
切り換え回路、（７）・・・Ｄ／Ａ変換器、（８）・・
・第１のＡ／Ｄ変換器、（９）・・・第２のＡ／Ｄ変換
器、ａｌ・・・減算器、α２・・・レベル判定回路。
を示すブロック図、 第２図は第１図の２の補数回路及び切り換え回路を詳し
く示す回路図、 第３図は第２の実施例のＡ／Ｄ変換方式を示す回路図、 第４図は第３の実施例のＡ／Ｄ変換方式を示す回路図で
ある。 （３）・・・加算器、（２）・・・ディジタルディザ発
生器、（５）・・・２の補数回路、（６）・・・デイザ
切り換え回路、（７）・・・Ｄ／Ａ変換器、（８）・・
・第１のＡ／Ｄ変換器、（９）・・・第２のＡ／Ｄ変換
器、ａｌ・・・減算器、α２・・・レベル判定回路。
Claims (1)
- （１）アナログ情報信号（Ａ＿１）を順次にサンプリン
グすること、 アナログディザ信号（Ｂ＿１）を発生させること、サン
プリングされた前記アナログ情報信号（Ａ＿１）に前記
アナログディザ信号（Ｂ＿１）を加算してアナログディ
ザ加算情報信号（Ａ＿１＋Ｂ＿１）を得ること、前記ア
ナログディザ加算情報信号（Ａ＿１＋Ｂ＿１）をアナロ
グ−ディジタル変換器でディジタルディザ加算情報信号
（Ａ＿２＋Ｂ＿２）に変換すること、前記アナログディ
ザ信号（Ｂ＿１）を前記アナログ−ディジタル変換器を
時分割使用して又は別のアナログ−ディジタル変換器で
ディジタルディザ（Ｂ＿２）に変換すること、 前記ディジタルディザ加算アナログ信号（Ａ＿２＋Ｂ＿
２）から前記ディジタルディザ信号（Ｂ＿２）を減算し
てディジタル情報信号（Ａ＿２）を得ることを含んでい
るアナログ−ディジタル変換方法において、 ２の補数コードにおいて正のレベルを示すディジタルデ
ィザ信号（Ｂａ）を発生させること、前記ディジタルデ
ィザ信号（Ｂａ）の２の補数信号（Ｂｂ）を発生させる
こと、 前記アナログディザ加算情報信号（Ａ＿１＋Ｂ＿１）の
レベルが所定レベルを越えたか又は越える可能性がある
か否かを判定すること、 前記判定によつて前記アナログディザ加算情報信号（Ａ
＿１＋Ｂ＿１）のレベルが前記所定レベルを越えないこ
と又は越える可能性がないことが分つた場合には、前記
アナログディザ信号（Ｂ＿１）として前記ディジタルデ
ィザ信号（Ｂａ）をアナログ信号に変換したものを使用
し、一方、前記判定によつて前記アナログディザ加算情
報信号（Ａ＿１＋Ｂ＿１）のレベルが前記所定レベルを
越えたこと又は越える可能性があることが分つた場合に
は、前記アナログディザ信号（Ｂ＿１）として前記２の
補数信号（Ｂｂ）をアナログ信号に変換したものを使用
すること を特徴とするアナログ−ディジタル変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61176980A JPH0813003B2 (ja) | 1986-07-28 | 1986-07-28 | アナログ―デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61176980A JPH0813003B2 (ja) | 1986-07-28 | 1986-07-28 | アナログ―デイジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333012A true JPS6333012A (ja) | 1988-02-12 |
| JPH0813003B2 JPH0813003B2 (ja) | 1996-02-07 |
Family
ID=16023072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61176980A Expired - Fee Related JPH0813003B2 (ja) | 1986-07-28 | 1986-07-28 | アナログ―デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0813003B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2442836A (en) * | 2006-10-12 | 2008-04-16 | Agilent Technologies Inc | Using a dither signal to minimize data-dependent power variations in a device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141323U (ja) * | 1979-03-24 | 1980-10-09 | ||
| JPS57202123A (en) * | 1981-06-05 | 1982-12-10 | Akai Electric Co Ltd | Automatic dither adjusting device in pcm recording |
| JPS61146021A (ja) * | 1984-12-20 | 1986-07-03 | Sharp Corp | デイジタル信号の処理装置 |
-
1986
- 1986-07-28 JP JP61176980A patent/JPH0813003B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141323U (ja) * | 1979-03-24 | 1980-10-09 | ||
| JPS57202123A (en) * | 1981-06-05 | 1982-12-10 | Akai Electric Co Ltd | Automatic dither adjusting device in pcm recording |
| JPS61146021A (ja) * | 1984-12-20 | 1986-07-03 | Sharp Corp | デイジタル信号の処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2442836A (en) * | 2006-10-12 | 2008-04-16 | Agilent Technologies Inc | Using a dither signal to minimize data-dependent power variations in a device |
| US7626721B2 (en) | 2006-10-12 | 2009-12-01 | Agilent Technologies, Inc. | Dither methods for suppression of data-dependent activity variations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0813003B2 (ja) | 1996-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |