JPS6333664A - 整流回路 - Google Patents
整流回路Info
- Publication number
- JPS6333664A JPS6333664A JP17573186A JP17573186A JPS6333664A JP S6333664 A JPS6333664 A JP S6333664A JP 17573186 A JP17573186 A JP 17573186A JP 17573186 A JP17573186 A JP 17573186A JP S6333664 A JPS6333664 A JP S6333664A
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- Japan
- Prior art keywords
- output
- rectifier circuit
- comparator
- input signal
- switch
- Prior art date
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- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は整流回路に係シ、特にＭＯＳ）ランジスタによ
る集積回路化に適した整流回路に関するものである。
る集積回路化に適した整流回路に関するものである。
従来の整流回路の一例を第３図に示し説明すると、この
従来の整流回路は入力端子１１および出力端子１６と、
演算増幅器１４と、抵抗値の等しい抵抗１２および１３
と、ダイオード１５とから構成されている。
従来の整流回路は入力端子１１および出力端子１６と、
演算増幅器１４と、抵抗値の等しい抵抗１２および１３
と、ダイオード１５とから構成されている。
このように構成された回路において、まず、入力端子１
１に印加される入力信号Ｗｉｎが正（Ｖｉｎ≧Ｏ）のと
き、演算増幅器１４の出力電圧はその演算増幅器の利得
を無限大とすれば、負の最大出力電圧となり、ダイオー
ド１５は逆方向にバイアスされ、非導通となる。
１に印加される入力信号Ｗｉｎが正（Ｖｉｎ≧Ｏ）のと
き、演算増幅器１４の出力電圧はその演算増幅器の利得
を無限大とすれば、負の最大出力電圧となり、ダイオー
ド１５は逆方向にバイアスされ、非導通となる。
したがって、入力信号Ｖｉｎは、そのまま出力端子１６
に現われ、Ｖｏｕｔ ＝ Ｖｉｎ となる。ここで、
このＶｏｕ ｔ は出力端子１６に得られる出力信号で
ある。
に現われ、Ｖｏｕｔ ＝ Ｖｉｎ となる。ここで、
このＶｏｕ ｔ は出力端子１６に得られる出力信号で
ある。
つぎに、入力信号Ｍｉｎが負（Ｍｉｎ＜０）のときは、
演算増幅器１４の出力電圧は正の最大出力電圧となシ、
ダイオード１５は順方向にバイアスされ、導通する。
演算増幅器１４の出力電圧は正の最大出力電圧となシ、
ダイオード１５は順方向にバイアスされ、導通する。
したがって、このときは、この第３図に示す回路は反転
増幅器により、ＶＯｕｔ ＝ −Ｖｉａ となって希
望の整流特性が得られる。
増幅器により、ＶＯｕｔ ＝ −Ｖｉａ となって希
望の整流特性が得られる。
上述した従来の整流回路では、ダイオード１５が通常の
ＭＯＳプロセスでは実現できないために、この整流回路
をＭＯＳプロセスで集積化することは困難であるという
問題点があった。
ＭＯＳプロセスでは実現できないために、この整流回路
をＭＯＳプロセスで集積化することは困難であるという
問題点があった。
本発明の整流回路は、非平衡形式力信号を平衡形出力信
号に変換する手段と、この手段によって得られた平衡形
出力信号を差動入力信号とする比較器と、一端が互いに
共通接続され他端が上記比較器の差動入力端子に接続さ
れその比較器の出力信号の極性により何れか一方のみが
導通するように制御される第１および第２のスイッチと
からな９、上記非平衡形式力信号が印加される端子を入
力端子とし、上記第１および第２のスイッチの共通接続
点を出力端子とするようにしたものである。
号に変換する手段と、この手段によって得られた平衡形
出力信号を差動入力信号とする比較器と、一端が互いに
共通接続され他端が上記比較器の差動入力端子に接続さ
れその比較器の出力信号の極性により何れか一方のみが
導通するように制御される第１および第２のスイッチと
からな９、上記非平衡形式力信号が印加される端子を入
力端子とし、上記第１および第２のスイッチの共通接続
点を出力端子とするようにしたものである。
〔作用〕
本発明においては、差動入出方形演算増幅器の非反転出
力端子および反転出力端子にはそれぞれ入力信号に追従
した信号および入力信号の極性を逆にした信号が現われ
る。そして、入力信号が正極性のときは、比較器の出力
は正極性となシ、一方のスイッチが導通、他方のスイッ
チが非導通となシ、出力端子には入力信号に追従した信
号が現われる。また、入力信号が負極性のときは、比較
器３の出力は負極性となシ、他方のスイッチが導通、一
方のスイッチが非導通とな９、出力端子には入力信号の
極性を逆にした信号が現われる。
力端子および反転出力端子にはそれぞれ入力信号に追従
した信号および入力信号の極性を逆にした信号が現われ
る。そして、入力信号が正極性のときは、比較器の出力
は正極性となシ、一方のスイッチが導通、他方のスイッ
チが非導通となシ、出力端子には入力信号に追従した信
号が現われる。また、入力信号が負極性のときは、比較
器３の出力は負極性となシ、他方のスイッチが導通、一
方のスイッチが非導通とな９、出力端子には入力信号の
極性を逆にした信号が現われる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による整流回路の一実施例を示す回路図
である。
である。
図において、１は非平衡形式力信号が印加される入力端
子、２は非反転入力端子が入力端子１に接続され反転入
力端子と非反転出力端子とは短絡された差動入出方形演
算増幅器で、との差動入出方形演算増幅器２は非平衡形
式力信号を平衡形出力信号に変換する手段を構成してい
る。３はこの手段によって得られた平衡形出力信号を差
動入力信号とする比較器、４はインバータ、５および６
は一端が共通接続され他端が上記比較器３の差動入力端
子に接続されその比較器３の出力信号の極性によシ何れ
か一方のみが導通されるように制御されるスイッチ、７
はこのスイッチ５，６の共通接続点に接続された出力端
子である。
子、２は非反転入力端子が入力端子１に接続され反転入
力端子と非反転出力端子とは短絡された差動入出方形演
算増幅器で、との差動入出方形演算増幅器２は非平衡形
式力信号を平衡形出力信号に変換する手段を構成してい
る。３はこの手段によって得られた平衡形出力信号を差
動入力信号とする比較器、４はインバータ、５および６
は一端が共通接続され他端が上記比較器３の差動入力端
子に接続されその比較器３の出力信号の極性によシ何れ
か一方のみが導通されるように制御されるスイッチ、７
はこのスイッチ５，６の共通接続点に接続された出力端
子である。
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。
て説明する。
第２図は第１図に示す回路の各部の信号波形を示す図で
、（ａ）は入力信号Ｖｉｎの波形を示したものであり、
（ｂ） 、 （ｅ）は差動入出方形演算増幅器２の各出
力信号”！ ＋ Ｖ２の波形、（ｄ）は出力信号’Ｖｏ
ｕｔの波形を示したものである。
、（ａ）は入力信号Ｖｉｎの波形を示したものであり、
（ｂ） 、 （ｅ）は差動入出方形演算増幅器２の各出
力信号”！ ＋ Ｖ２の波形、（ｄ）は出力信号’Ｖｏ
ｕｔの波形を示したものである。
この第１図に示す回路において、差動入出方形演算増幅
器２０反転入力端子と非反転出力端子とは短絡されてい
るので、非反転出力端子および反転出力端子にはそれぞ
れ第２図（、）に示すような波形の入力信号Ｖｉｎに追
従した信号（第２図（ｃ） Ｖ ２参照）および入力信
号Ｖｉｎの極性を逆にした信号（第２図（ｂ） Ｖ Ｉ
参照）が現われる。
器２０反転入力端子と非反転出力端子とは短絡されてい
るので、非反転出力端子および反転出力端子にはそれぞ
れ第２図（、）に示すような波形の入力信号Ｖｉｎに追
従した信号（第２図（ｃ） Ｖ ２参照）および入力信
号Ｖｉｎの極性を逆にした信号（第２図（ｂ） Ｖ Ｉ
参照）が現われる。
す々わち、Ｖ ２ ”” Ｍｉｎ ＊ Ｖ １ ＝Ｖｌ
ｎ となる。
ｎ となる。
したがって、入力信号Ｖｉｎが正極性のときは、比較器
３の出力は正極性となシ、スイッチ６が導通、スイッチ
５が非導通となシ、出力端子Ｔには第２図（ｄ）に示す
ような波形のＶｏｕｔ ＝ Ｖ２ ＝ Ｍｉｎなる信号
が現われる。
３の出力は正極性となシ、スイッチ６が導通、スイッチ
５が非導通となシ、出力端子Ｔには第２図（ｄ）に示す
ような波形のＶｏｕｔ ＝ Ｖ２ ＝ Ｍｉｎなる信号
が現われる。
また、入力信号Ｍｉｎが負極性のときは、比較器３の出
力は負極性となシ、スイッチ５が導通、スイッチ６が非
導通となるから、出力端子７には第２図（ｄ）に示すよ
うな波形のＶｏｕｔ ＝ Ｖ １ ＝ −ｖｉｎなる信
号が現われる。
力は負極性となシ、スイッチ５が導通、スイッチ６が非
導通となるから、出力端子７には第２図（ｄ）に示すよ
うな波形のＶｏｕｔ ＝ Ｖ １ ＝ −ｖｉｎなる信
号が現われる。
このように、この第１図に示す実施例の回路によれば、
通常のＭＯＳプロセスにょシ実現可能な構成要素によシ
、希望の整流特性が得られる。
通常のＭＯＳプロセスにょシ実現可能な構成要素によシ
、希望の整流特性が得られる。
以上説明したように、本発明によれば、通常のＭＯＳプ
ロセスで容易に集積化可能な整流回路が得られるの方、
実用上の効果は極めて大である。
ロセスで容易に集積化可能な整流回路が得られるの方、
実用上の効果は極めて大である。
第１図は本発明による整流回路の一実施例を示す回路図
、第２図は第１図の動作説明に供する各部の信号波形を
示す図、第３図は従来の整流回路の一例を示す回路図で
ある。 １・・・・入力端子、２・・・・差動入出方形演算増幅
器、３・・・・比較器、４・・・・インバータ、Ｓ、Ｓ
−＠φ・スイッチ、７−・・・出力端子。
、第２図は第１図の動作説明に供する各部の信号波形を
示す図、第３図は従来の整流回路の一例を示す回路図で
ある。 １・・・・入力端子、２・・・・差動入出方形演算増幅
器、３・・・・比較器、４・・・・インバータ、Ｓ、Ｓ
−＠φ・スイッチ、７−・・・出力端子。
Claims (1)
- 非平衡形入力信号を平衡形出力信号に変換する手段と、
この手段によつて得られた平衡形出力信号を差動入力信
号とする比較器と、一端が互いに共通接続され他端が前
記比較器の差動入力端子に接続され該比較器の出力信号
の極性により何れか一方のみが導通するように制御され
る第１および第２のスイッチとからなり、前記非平衡形
入力信号が印加される端子を入力端子とし、前記第１お
よび第２のスイッチの共通接続点を出力端子とするよう
にしたことを特徴とする整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17573186A JPS6333664A (ja) | 1986-07-28 | 1986-07-28 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17573186A JPS6333664A (ja) | 1986-07-28 | 1986-07-28 | 整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6333664A true JPS6333664A (ja) | 1988-02-13 |
Family
ID=16001250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17573186A Pending JPS6333664A (ja) | 1986-07-28 | 1986-07-28 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6333664A (ja) |
-
1986
- 1986-07-28 JP JP17573186A patent/JPS6333664A/ja active Pending
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