JPS6347330B2 - - Google Patents
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- JPS6347330B2 JPS6347330B2 JP58047025A JP4702583A JPS6347330B2 JP S6347330 B2 JPS6347330 B2 JP S6347330B2 JP 58047025 A JP58047025 A JP 58047025A JP 4702583 A JP4702583 A JP 4702583A JP S6347330 B2 JPS6347330 B2 JP S6347330B2
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- JP
- Japan
- Prior art keywords
- film
- alignment mark
- alignment
- thickness
- oxide film
- Prior art date
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明は、半導体装置製造プロセスのホトリ
ソグラフイ工程で、従来の工程を変化させること
なしに、アライメント精度の向上を可能とするア
ライメントマークの製造方法に関する。
ソグラフイ工程で、従来の工程を変化させること
なしに、アライメント精度の向上を可能とするア
ライメントマークの製造方法に関する。
（従来技術）
アライメント作業を実行する際に、アライメン
トマークは被エツチング膜とレジスト膜で被われ
ている。
トマークは被エツチング膜とレジスト膜で被われ
ている。
アライメントの精度を左右する大きな要因とし
て、アライメントマークのエツジの見やすさ（ビ
ジビリテイ）が大きな比重を占め、マークのビジ
ビリテイが高ければ、それにつれて、アライメン
ト精度は向上する。
て、アライメントマークのエツジの見やすさ（ビ
ジビリテイ）が大きな比重を占め、マークのビジ
ビリテイが高ければ、それにつれて、アライメン
ト精度は向上する。
このアライメントマークのビジビリテイを向上
させる一つの方法として、前述したアライメント
マーク上にある薄膜（被エツチング膜、レジスト
膜）の膜厚を小さくすることがあげられる。
させる一つの方法として、前述したアライメント
マーク上にある薄膜（被エツチング膜、レジスト
膜）の膜厚を小さくすることがあげられる。
一般に、アライメントマーク上のレジスト膜が
薄くなるにつれ、アライメントマークのビジビリ
テイが向上し、それにともなつて、アライメント
精度の向上が確認されている。
薄くなるにつれ、アライメントマークのビジビリ
テイが向上し、それにともなつて、アライメント
精度の向上が確認されている。
第１図はその一例を示すものであり、横軸にレ
ジスト厚、縦軸にアライメントのバラツキ（ウエ
ハのアライメントマークとマスク基板の合わせ精
度のバラツキ）をとつて示しており、LOCOS工
程で作られたアライメントマーク8000Å酸化膜上
にポリシリコン膜を被エツチング膜として、
10000Å、レジスト膜を３水準にコーテイングし
た際の縮小プロジエクシヨンアライナーを用い
て、アライメントを実行したときのデータであ
る。
ジスト厚、縦軸にアライメントのバラツキ（ウエ
ハのアライメントマークとマスク基板の合わせ精
度のバラツキ）をとつて示しており、LOCOS工
程で作られたアライメントマーク8000Å酸化膜上
にポリシリコン膜を被エツチング膜として、
10000Å、レジスト膜を３水準にコーテイングし
た際の縮小プロジエクシヨンアライナーを用い
て、アライメントを実行したときのデータであ
る。
以上のように、アライメントマーク上のレジス
ト膜厚は各工程でプロセス上規定されてしまい
（現像のエツチング時でのレジスト膜減りを考慮
した上でのパターンのステツプカバレージなどの
問題）、従来のアライメントマーク（方法）では、
レジスト膜コーテイングでのパラメータ（レジス
トスピーナ回転数、排気量）の調整で、アライメ
ントマーク上だけのレジスト膜厚を薄くすること
は不可能であつた。
ト膜厚は各工程でプロセス上規定されてしまい
（現像のエツチング時でのレジスト膜減りを考慮
した上でのパターンのステツプカバレージなどの
問題）、従来のアライメントマーク（方法）では、
レジスト膜コーテイングでのパラメータ（レジス
トスピーナ回転数、排気量）の調整で、アライメ
ントマーク上だけのレジスト膜厚を薄くすること
は不可能であつた。
第２図ａないし第２図ｃは従来のアライメント
マークの製造方法の工程を示す図であり、その例
として、ゲートや配線材料として用いられるポリ
シリコンでのホトリソ工程でアライメントマーク
を作成する例を示している。
マークの製造方法の工程を示す図であり、その例
として、ゲートや配線材料として用いられるポリ
シリコンでのホトリソ工程でアライメントマーク
を作成する例を示している。
まず、第２図ａに示すように、Si基板や酸化膜
などの下地膜２１上に酸化膜２２（200〜1000Å）
を設け、その上にポリシリコン膜２３（2000〜
5000Å）を形成する。
などの下地膜２１上に酸化膜２２（200〜1000Å）
を設け、その上にポリシリコン膜２３（2000〜
5000Å）を形成する。
次いで、第２図ｂに示すように、ホトリソエツ
チングにより、アライメントマーク２３を作成す
る。この場合のアライメントマーク２３上には、
被エツチング膜（PSG膜5000〜12000Å）２４を
介して、レジスト膜２５｛例えば、AZ1350、
AZ1470（ヘキスト社の商品名）｝を第２図ｃに示
すように形成する。
チングにより、アライメントマーク２３を作成す
る。この場合のアライメントマーク２３上には、
被エツチング膜（PSG膜5000〜12000Å）２４を
介して、レジスト膜２５｛例えば、AZ1350、
AZ1470（ヘキスト社の商品名）｝を第２図ｃに示
すように形成する。
このレジスト膜２５において、アライメントマ
ーク２３上の部分以外の厚さを15000Åとすると、
アライメントマーク２３上のレジスト膜２５の厚
さ２６は12000〜14000Åであり、両者間にそれ程
の膜厚に差はない。
ーク２３上の部分以外の厚さを15000Åとすると、
アライメントマーク２３上のレジスト膜２５の厚
さ２６は12000〜14000Åであり、両者間にそれ程
の膜厚に差はない。
このような下地膜２１上のアライメントマーク
２３は例えば、30〜40μ四方程度の表面を有する
ものであり、一般にチツプの周辺に配置され、ア
ライメントマーク２３は下地膜２１上にシリコン
ゲート酸化膜やポリシリコンゲート電極の材料で
あり、したがつて、アライメントマーク２３の厚
みは例えば、約4500Å程度である。
２３は例えば、30〜40μ四方程度の表面を有する
ものであり、一般にチツプの周辺に配置され、ア
ライメントマーク２３は下地膜２１上にシリコン
ゲート酸化膜やポリシリコンゲート電極の材料で
あり、したがつて、アライメントマーク２３の厚
みは例えば、約4500Å程度である。
ところが、レジスト膜２５の厚みは一般に約
15000Å程度で実施されると、レジスト塗布時に、
従来アライメントマーク２３の領域上のレジスト
膜２５の厚さ２６を12000〜14000Å以下にするこ
とはどうしても困難である。
15000Å程度で実施されると、レジスト塗布時に、
従来アライメントマーク２３の領域上のレジスト
膜２５の厚さ２６を12000〜14000Å以下にするこ
とはどうしても困難である。
したがつて、アライメントマーク２３の領域の
エツジが不明瞭になり、マーク合わせ精度が向上
しないものである。
エツジが不明瞭になり、マーク合わせ精度が向上
しないものである。
（発明の目的）
この発明は、上記従来の欠点を除去するために
なされたもので、工程を増すことなく、アライメ
ントマーク領域上だけのレジスト膜の膜厚を薄く
でき、アライメントマークのビジビリテイを向上
させ、アライメント精度の向上を期することので
きるアライメントマークの製造方法を提供するこ
とを目的とする。
なされたもので、工程を増すことなく、アライメ
ントマーク領域上だけのレジスト膜の膜厚を薄く
でき、アライメントマークのビジビリテイを向上
させ、アライメント精度の向上を期することので
きるアライメントマークの製造方法を提供するこ
とを目的とする。
（発明の構成）
この発明のアライメントマークの製造方法は、
下地膜上に酸化膜又はポリシリコンにより、アラ
イメントマークより大きい台を形成し、その台の
中央部上にアライメントマークを形成するように
したものである。
下地膜上に酸化膜又はポリシリコンにより、アラ
イメントマークより大きい台を形成し、その台の
中央部上にアライメントマークを形成するように
したものである。
（実施例）
以下、この発明のアライメントマークの製造方
法の実施例について図面に基づき説明する。第３
図ａないし第３図ｆはその一実施例の工程説明図
である。この実施例の場合は、第２図で述べた従
来の場合と同様に例として、ゲートや配線材料と
して用いられるポリシリコンでのホトリソ工程で
アライメントマークを作成する場合の例を示すも
のである。
法の実施例について図面に基づき説明する。第３
図ａないし第３図ｆはその一実施例の工程説明図
である。この実施例の場合は、第２図で述べた従
来の場合と同様に例として、ゲートや配線材料と
して用いられるポリシリコンでのホトリソ工程で
アライメントマークを作成する場合の例を示すも
のである。
まず、第３図ａに示すように、半導体シリコン
基板や酸化膜などの下地膜３１上に酸化膜３２を
200〜1000Åの厚さで形成する。この酸化膜３２
はMOSトランジスタのゲート絶縁膜材料で形成
する。
基板や酸化膜などの下地膜３１上に酸化膜３２を
200〜1000Åの厚さで形成する。この酸化膜３２
はMOSトランジスタのゲート絶縁膜材料で形成
する。
酸化膜３２上にはポリシリコン膜３３を2000〜
5000Åの厚さで形成する。ポリシリコン膜３３は
MOSトランジスタのゲート電極材料で形成する。
5000Åの厚さで形成する。ポリシリコン膜３３は
MOSトランジスタのゲート電極材料で形成する。
次いで、第３図ｂに示すように、酸化膜３２、
ポリシリコン膜３３がアライメントマークより大
きい領域のパターンが残るように、下地膜３１上
の酸化膜３２、ポリシリコン膜３３をホトリソエ
ツチング工程で除去する。これにより、アライメ
ントマークより大きい領域のパターンを形成する
ポリシリコン膜３３はアライメントマークの台と
なる。
ポリシリコン膜３３がアライメントマークより大
きい領域のパターンが残るように、下地膜３１上
の酸化膜３２、ポリシリコン膜３３をホトリソエ
ツチング工程で除去する。これにより、アライメ
ントマークより大きい領域のパターンを形成する
ポリシリコン膜３３はアライメントマークの台と
なる。
次に、第３図ｃに示すように、酸化膜３４を厚
さ200〜1000Å形成した後、アライメントマーク
を兼ねるポリシリコン膜３５を厚さ2000〜5000Å
程度全面に形成する。
さ200〜1000Å形成した後、アライメントマーク
を兼ねるポリシリコン膜３５を厚さ2000〜5000Å
程度全面に形成する。
次に、第３図ｄ、第３図ｅに示すように、この
酸化膜３４とポリシリコン膜３５をエツチングし
て、アライメントマークの台となるポリシリコン
膜３３上にアライメントマークの領域Ａを形成す
る。
酸化膜３４とポリシリコン膜３５をエツチングし
て、アライメントマークの台となるポリシリコン
膜３３上にアライメントマークの領域Ａを形成す
る。
このアライメントマークの領域Ａは酸化膜３４
とポリシリコン膜３５とにより形成され、アライ
メントマークの台となるポリシリコン膜３３上の
中央部に形成する。
とポリシリコン膜３５とにより形成され、アライ
メントマークの台となるポリシリコン膜３３上の
中央部に形成する。
次いで、第３図ｆに示すように、下地膜３１、
ポリシリコン膜３３，３５上に被エツチング膜３
６（PSG膜、5000〜12000Å）を形成した上にレ
ジストを厚さ5000〜20000Å程塗布してレジスト
膜３７を形成する。
ポリシリコン膜３３，３５上に被エツチング膜３
６（PSG膜、5000〜12000Å）を形成した上にレ
ジストを厚さ5000〜20000Å程塗布してレジスト
膜３７を形成する。
このとき、アライメントマークの領域Ａ上のレ
ジスト膜３７の厚さは第１図ｃで示した従来の場
合の厚さ２６の12000〜13000Åと比較すると、例
えば、10000〜11000Åと薄くなることが確認され
る。
ジスト膜３７の厚さは第１図ｃで示した従来の場
合の厚さ２６の12000〜13000Åと比較すると、例
えば、10000〜11000Åと薄くなることが確認され
る。
したがつて、この発明によつて製造されたアラ
イメントマークを用いてアライメントを行つたと
きのアライメント精度のバラツキは、従来が±
0.4〜0.55μｍに対し、この発明では、±0.3〜0.4μ
ｍの値が確認される。
イメントマークを用いてアライメントを行つたと
きのアライメント精度のバラツキは、従来が±
0.4〜0.55μｍに対し、この発明では、±0.3〜0.4μ
ｍの値が確認される。
また、アライメント精度だけでなく、アライメ
ント時間に対しても、４インチウエーハ内100チ
ツプをアライメントする時間が、従来では60〜
100秒であるのに対し、この発明により製造され
たアライメントマークでは、40〜70秒であり、ス
ループツトの向上が確認される。
ント時間に対しても、４インチウエーハ内100チ
ツプをアライメントする時間が、従来では60〜
100秒であるのに対し、この発明により製造され
たアライメントマークでは、40〜70秒であり、ス
ループツトの向上が確認される。
この発明は、第２図ａ〜第２図ｃ、第３図ａ〜
第３図ｆで示したように、Ｖ−LSIなどのデバイ
ス作成に数回行われるホトリソ工程のどの工程を
用いても、アライメントマークの下の台となるポ
リシリコン膜３３を作ればよいだけであり、その
工程でのマスクに台となるポリシリコン膜３３の
パターン３３′を挿入するだけで実現できる。し
たがつて、何ら従来のプロセスを変化する必要は
ない。
第３図ｆで示したように、Ｖ−LSIなどのデバイ
ス作成に数回行われるホトリソ工程のどの工程を
用いても、アライメントマークの下の台となるポ
リシリコン膜３３を作ればよいだけであり、その
工程でのマスクに台となるポリシリコン膜３３の
パターン３３′を挿入するだけで実現できる。し
たがつて、何ら従来のプロセスを変化する必要は
ない。
第４図ａないし第４図ｅはこの発明の他の実施
例の工程説明図であり、LOCOS構造の酸化膜上
にアライメントマークを製造する場合の実施例を
示すものである。
例の工程説明図であり、LOCOS構造の酸化膜上
にアライメントマークを製造する場合の実施例を
示すものである。
まず、第４図ａに示すように、シリコン基板か
らなる下地膜４１に酸化膜４２を厚さ500〜700Å
程度形成して、その上に窒化膜４３を厚さ2000〜
3000Å程度形成する。
らなる下地膜４１に酸化膜４２を厚さ500〜700Å
程度形成して、その上に窒化膜４３を厚さ2000〜
3000Å程度形成する。
次に、第４図ｂに示すように、ホトリソ工程に
より酸化膜４２、窒化膜４３をエツチングして
LOCOS構造の酸化膜を形成する領域を露出させ、
下地膜４１上に残つた酸化膜４２と窒化膜４３を
マスクとして、第４図ｃに示すように、LOCOS
構造の酸化膜４４を形成する。
より酸化膜４２、窒化膜４３をエツチングして
LOCOS構造の酸化膜を形成する領域を露出させ、
下地膜４１上に残つた酸化膜４２と窒化膜４３を
マスクとして、第４図ｃに示すように、LOCOS
構造の酸化膜４４を形成する。
このLOCOS構造の酸化膜４４は厚さ6000〜
10000Åに作り、下地膜４１の上面から突出する
ようにしており、このLOCOS構造の酸化膜４４
はアライメントマークの台となるものである。
10000Åに作り、下地膜４１の上面から突出する
ようにしており、このLOCOS構造の酸化膜４４
はアライメントマークの台となるものである。
次いで、このLOCOS構造の酸化膜４４の形成
後、下地膜４１上の酸化膜４２と窒化膜４３を除
去する。
後、下地膜４１上の酸化膜４２と窒化膜４３を除
去する。
次に、第４図ｄに示すように、下地膜４１およ
び酸化膜４４上に酸化膜４５を厚さ200〜1000Å
形成して、アライメントマークになるポリシリコ
ン膜４６を2000〜5000Å程度の厚さに形成する。
び酸化膜４４上に酸化膜４５を厚さ200〜1000Å
形成して、アライメントマークになるポリシリコ
ン膜４６を2000〜5000Å程度の厚さに形成する。
次いで、LOCOS構造の酸化膜４４上に、酸化
膜４５とポリシリコン膜４６がアライメントマー
クの領域Ａを残して除去する。このアライメント
マークの領域ＡはMOSトランジスタの形成と同
時に形成され、酸化膜４５は第１または第２ゲー
ト絶縁膜で形成され、アライメントマークとなる
ポリシリコン膜４６は第１または第２ゲート電極
材料で形成される。
膜４５とポリシリコン膜４６がアライメントマー
クの領域Ａを残して除去する。このアライメント
マークの領域ＡはMOSトランジスタの形成と同
時に形成され、酸化膜４５は第１または第２ゲー
ト絶縁膜で形成され、アライメントマークとなる
ポリシリコン膜４６は第１または第２ゲート電極
材料で形成される。
このように、この発明では、アライメントマー
クの台を形成することにより、下地膜の表面より
段差を大きくしアライメントマークを配置でき
る。
クの台を形成することにより、下地膜の表面より
段差を大きくしアライメントマークを配置でき
る。
これにより、アライメントマークの表面にレジ
スト膜を形成したとき、アライメントマークの領
域Ａの表面のレジスト膜厚が薄くなり、アライメ
ントマークのエツジが見え易くなるとともに、製
造工程も増加しない。しかも、この発明では、前
記台をアライメントマークより大きくし、側断面
凸型形状で段差を大きくしたから、単にアライメ
ントマークの高さを高くして段差を大きくした場
合と異なり、レジスト膜のミスカバーを防止し
て、アライメントマーク上のレジスト膜を薄くし
得るものである。
スト膜を形成したとき、アライメントマークの領
域Ａの表面のレジスト膜厚が薄くなり、アライメ
ントマークのエツジが見え易くなるとともに、製
造工程も増加しない。しかも、この発明では、前
記台をアライメントマークより大きくし、側断面
凸型形状で段差を大きくしたから、単にアライメ
ントマークの高さを高くして段差を大きくした場
合と異なり、レジスト膜のミスカバーを防止し
て、アライメントマーク上のレジスト膜を薄くし
得るものである。
（発明の効果）
以上のように、この発明のアライメントマーク
の製造方法によれば、下地膜上に、酸化膜または
ポリシリコンにより、アライメントマークより大
きい台を形成し、その台の中央台上にアライメン
トマークを形成するようにしたので、アライメン
トマーク上のレジスト膜のミスカバーを防止し
て、アライメントマーク領域上だけのレジスト膜
の膜厚を薄くでき、アライメントマークのビジビ
リテイの向上ならびにアライメント精度の向上を
期することができるとともに、製造工程も増加し
ない利点を有する。
の製造方法によれば、下地膜上に、酸化膜または
ポリシリコンにより、アライメントマークより大
きい台を形成し、その台の中央台上にアライメン
トマークを形成するようにしたので、アライメン
トマーク上のレジスト膜のミスカバーを防止し
て、アライメントマーク領域上だけのレジスト膜
の膜厚を薄くでき、アライメントマークのビジビ
リテイの向上ならびにアライメント精度の向上を
期することができるとともに、製造工程も増加し
ない利点を有する。
第１図はアライメントマーク上のレジスト膜厚
に対するアライメント精度の関係を示す図、第２
図ａないし第２図ｃはそれぞれ従来のアライメン
トマークの製造方法の工程説明図、第３図ａない
し第３図ｆはそれぞれこの発明のアライメントマ
ークの製造方法の一実施例の工程説明図、第４図
ａないし第４図ｅはそれぞれこの発明のアライメ
ントマークの製造方法の他の実施例の工程説明図
である。 ３１，４１……下地膜、３２，４２，３４，４
５……酸化膜、３３，３５，４６……ポリシリコ
ン膜、３３′……台となるべきパターン、３６…
…被エツチング膜、３７……レジスト膜、Ａ……
アライメントマークの領域。
に対するアライメント精度の関係を示す図、第２
図ａないし第２図ｃはそれぞれ従来のアライメン
トマークの製造方法の工程説明図、第３図ａない
し第３図ｆはそれぞれこの発明のアライメントマ
ークの製造方法の一実施例の工程説明図、第４図
ａないし第４図ｅはそれぞれこの発明のアライメ
ントマークの製造方法の他の実施例の工程説明図
である。 ３１，４１……下地膜、３２，４２，３４，４
５……酸化膜、３３，３５，４６……ポリシリコ
ン膜、３３′……台となるべきパターン、３６…
…被エツチング膜、３７……レジスト膜、Ａ……
アライメントマークの領域。
Claims (1)
- １ アライメントマークを表面上に有する下地膜
上に被エツチング膜を形成し、その上にホトリソ
用のレジスト膜を塗布するようにした半導体装置
の製造方法において、前記下地膜上に、酸化膜ま
たはポリシリコンにより、アライメントマークよ
り大きい台を形成する工程と、その台の中央部上
にアライメントマークを形成する工程とを具備す
ることを特徴とするアライメントマークの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047025A JPS59172722A (ja) | 1983-03-23 | 1983-03-23 | アライメントマ−クの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047025A JPS59172722A (ja) | 1983-03-23 | 1983-03-23 | アライメントマ−クの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172722A JPS59172722A (ja) | 1984-09-29 |
| JPS6347330B2 true JPS6347330B2 (ja) | 1988-09-21 |
Family
ID=12763632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047025A Granted JPS59172722A (ja) | 1983-03-23 | 1983-03-23 | アライメントマ−クの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172722A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154127A (ja) * | 1984-12-27 | 1986-07-12 | Oki Electric Ind Co Ltd | ウエハ−アライメント・マ−ク |
| JP2767594B2 (ja) * | 1988-11-16 | 1998-06-18 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH0377309A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5180777A (ja) * | 1975-01-13 | 1976-07-14 | Hitachi Ltd | |
| JPS5662324A (en) * | 1979-10-26 | 1981-05-28 | Seiko Epson Corp | Semiconductor device position fitting method |
-
1983
- 1983-03-23 JP JP58047025A patent/JPS59172722A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172722A (ja) | 1984-09-29 |
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