JPS6353591B2 - - Google Patents
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- Publication number
- JPS6353591B2 JPS6353591B2 JP23594486A JP23594486A JPS6353591B2 JP S6353591 B2 JPS6353591 B2 JP S6353591B2 JP 23594486 A JP23594486 A JP 23594486A JP 23594486 A JP23594486 A JP 23594486A JP S6353591 B2 JPS6353591 B2 JP S6353591B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- amplifier
- integrating
- turned
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000003325 tomography Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は積分器に関し、詳しくは積分増幅器の
バイアス電流及びオフセツト電圧を補正し得る積
分器に関するものである。
バイアス電流及びオフセツト電圧を補正し得る積
分器に関するものである。
従来より、積分器を構成する積分増幅器にはバ
イアス電流及びオフセツト電圧が存在し、これら
は出力に誤差として影響するため、高精度の積分
器を実現するためには、バイアス電流及びオフセ
ツト電圧の小さい増幅器を使用するか又はそれら
の補償回路を外付していた。しかし、このような
増幅器又は補正方法は高価で、しかも調整が煩雑
であるばかりでなく、完全に零に補正するのは極
めて難しいという問題があつた。
イアス電流及びオフセツト電圧が存在し、これら
は出力に誤差として影響するため、高精度の積分
器を実現するためには、バイアス電流及びオフセ
ツト電圧の小さい増幅器を使用するか又はそれら
の補償回路を外付していた。しかし、このような
増幅器又は補正方法は高価で、しかも調整が煩雑
であるばかりでなく、完全に零に補正するのは極
めて難しいという問題があつた。
本発明は、このような点に鑑み、簡単な構成に
より、いかなる大きさのオフセツト電圧が存在し
ていてもそれが出力に影響することなく、しかも
バイアス電流の出力への影響は軽減できるような
積分器を実現しようとするものである。
より、いかなる大きさのオフセツト電圧が存在し
ていてもそれが出力に影響することなく、しかも
バイアス電流の出力への影響は軽減できるような
積分器を実現しようとするものである。
以下図面を参照して本発明を説明する。第１図
は本発明に係る積分器の一実施例を示す構成図で
ある。同図において、SW1は第１のスイツチ、
SW2は第２のスイツチ、SW3は第３のスイツチ、
SW4は第４のスイツチである。A1は積分増幅器
で、その反転入力端子（−）には被測定の入力電
流ix及びバイアス電流iBが入力され、非反転入力
端子（＋）にはオフセツト電圧Vosがかかつてい
る。積分増幅器A1に生ずるこのようなバイアス
電流iB及びオフセツト電圧Vosは温度変化等の原
因により変動する。積分増幅器A1の出力端子は
差動増幅器A2の非反転入力端子（＋）に接続さ
れ、差動増幅器A2の出力端子はスイツチSW3と
積分コンデンサCsの直列回路、及びこの直列回
路に並列接続されたスイツチSW1を介して積分増
幅器A1の反転入力端子（−）に接続されている。
更に、スイツチSW3とコンデンサCsの共通接続
点はスイツチSW2を介してコモンラインに接続さ
れている。また、差動増幅器A2の出力はスイツ
チSW4を介してコンデンサC1に印加され、この
コンデンサC1の電圧VCMはゲイン１の増幅器A3を
介して差動増幅器A2の反転入力端子（−）に導
かれている。
は本発明に係る積分器の一実施例を示す構成図で
ある。同図において、SW1は第１のスイツチ、
SW2は第２のスイツチ、SW3は第３のスイツチ、
SW4は第４のスイツチである。A1は積分増幅器
で、その反転入力端子（−）には被測定の入力電
流ix及びバイアス電流iBが入力され、非反転入力
端子（＋）にはオフセツト電圧Vosがかかつてい
る。積分増幅器A1に生ずるこのようなバイアス
電流iB及びオフセツト電圧Vosは温度変化等の原
因により変動する。積分増幅器A1の出力端子は
差動増幅器A2の非反転入力端子（＋）に接続さ
れ、差動増幅器A2の出力端子はスイツチSW3と
積分コンデンサCsの直列回路、及びこの直列回
路に並列接続されたスイツチSW1を介して積分増
幅器A1の反転入力端子（−）に接続されている。
更に、スイツチSW3とコンデンサCsの共通接続
点はスイツチSW2を介してコモンラインに接続さ
れている。また、差動増幅器A2の出力はスイツ
チSW4を介してコンデンサC1に印加され、この
コンデンサC1の電圧VCMはゲイン１の増幅器A3を
介して差動増幅器A2の反転入力端子（−）に導
かれている。
なお、スイツチSW1〜SW4は図示しない制御回
路により駆動されるようになつている。
路により駆動されるようになつている。
このような構成における本発明の積分器の動作
を第２図を参照して次に説明する。この積分器の
１サイクルは第２図に示すように４ステツプの過
程からなる。ステツプ順に説明すれば次のとおり
である。
を第２図を参照して次に説明する。この積分器の
１サイクルは第２図に示すように４ステツプの過
程からなる。ステツプ順に説明すれば次のとおり
である。
(1) ステツプ
いわゆるリセツト期間であつて、スイツチ
SW1，SW2をON、スイツチSW3，SW4をOFF
にして、積分コンデンサCsにオフセツト電圧
Vosを記憶する。
SW1，SW2をON、スイツチSW3，SW4をOFF
にして、積分コンデンサCsにオフセツト電圧
Vosを記憶する。
(2) ステツプ
バイアス電流iB記憶の期間であつて、スイツ
チSW2，SW4をON、スイツチSW1，SW3を
OFFにして、iBをC1に記憶させる。すなわち、
C1に記憶される電圧をVCMとすると、 ｛（−Vos−１／Cs∫T1 0iBdt＋Vos）xA11−VCM｝・ A21＝VCM より、 VCM＝−１／Cs∫T1 0iBdtx（A11・A21／１＋A21） (1) ただし、 A11は増幅器A1の増幅率 A21は増幅器A2の増幅率 (3) ステツプ 再度のリセツト期間で、SW1，SW2をON、
SW3，SW4をOFFにして、再びコンデンサCs
にVosを記憶させる。
チSW2，SW4をON、スイツチSW1，SW3を
OFFにして、iBをC1に記憶させる。すなわち、
C1に記憶される電圧をVCMとすると、 ｛（−Vos−１／Cs∫T1 0iBdt＋Vos）xA11−VCM｝・ A21＝VCM より、 VCM＝−１／Cs∫T1 0iBdtx（A11・A21／１＋A21） (1) ただし、 A11は増幅器A1の増幅率 A21は増幅器A2の増幅率 (3) ステツプ 再度のリセツト期間で、SW1，SW2をON、
SW3，SW4をOFFにして、再びコンデンサCs
にVosを記憶させる。
(4) ステツプ
積分期間であり、この期間ではじめて入力電
流ixが入力されて積分されるわけであるが、説
明を簡単にするためにix＝０の場合で説明す
る。SW3のみON、他のスイツチSW1，SW2，
SW4はOFFにする。この場合の差動増幅器A2
の出力電圧Vputは次のようになる。
流ixが入力されて積分されるわけであるが、説
明を簡単にするためにix＝０の場合で説明す
る。SW3のみON、他のスイツチSW1，SW2，
SW4はOFFにする。この場合の差動増幅器A2
の出力電圧Vputは次のようになる。
（−ε1・A11−VCM）・A21＝Vput (2)
（Vos＋ε1）−１／Cs∫T1 0iBdt−Vos＝Vput (3)
ただし、ε1は増幅器A1の利得誤差
(2)、(3)式より
（１＋１／A11・A21）Vput＝−１／Cs∫T1 0iBdt−
１／A11・VCM (4)
(4)式に(1)式を代入すると
（１＋１／A11・A21）Vput＝−（１／１＋A21）・１／C
s ∫T1 0iBdt (5) ここで、１／A11・A21０であることから(5)式 は次のようになる。
s ∫T1 0iBdt (5) ここで、１／A11・A21０であることから(5)式 は次のようになる。
Vput＝−（１／１＋A21）１／Cs∫T1 0iBdt≒−１／A2
1・ １／Cs∫T1 0iBdt (6) このようなシーケンスによつて得られた電圧
に対して(6)式より明らかなようにオフセツト電
圧Vosの影響は全くなく、しかもバイアス電流
iBの影響が−１／A21倍に軽減されている。
1・ １／Cs∫T1 0iBdt (6) このようなシーケンスによつて得られた電圧
に対して(6)式より明らかなようにオフセツト電
圧Vosの影響は全くなく、しかもバイアス電流
iBの影響が−１／A21倍に軽減されている。
以上説明したように、本発明によれば、簡単な
構成により、しかも全く調整を要することなく、
オフセツト電圧を完全に補正し、またバイアス電
流の影響はほぼ無視できる程度にまで軽減するこ
とのできる積分器を実現することができる。更に
積分増幅器及び他の増幅器も高価で高精度のもの
を用いる必要はなく、単に１サイクル中その特性
の安定性が保証される程度の安価な増幅器を使用
して、高製度の積分器を実現することのできる効
果がある。
構成により、しかも全く調整を要することなく、
オフセツト電圧を完全に補正し、またバイアス電
流の影響はほぼ無視できる程度にまで軽減するこ
とのできる積分器を実現することができる。更に
積分増幅器及び他の増幅器も高価で高精度のもの
を用いる必要はなく、単に１サイクル中その特性
の安定性が保証される程度の安価な増幅器を使用
して、高製度の積分器を実現することのできる効
果がある。
また、このような積分器は、CT
（Computerized Tomography）装置における透
過放射線検出の電離箱からの電離電流を計測する
電流計測装置等に用いて好適である。
（Computerized Tomography）装置における透
過放射線検出の電離箱からの電離電流を計測する
電流計測装置等に用いて好適である。
第１図は本発明に係る積分器の一実施例を示す
構成図、第２図はタイムチヤートである。 A2……積分増幅器、A2……差動増幅器、A3…
…増幅器、Cs……積分コンデンサ、C1……コン
デンサ、SW1，SW2，SW3，SW4……スイツチ。
構成図、第２図はタイムチヤートである。 A2……積分増幅器、A2……差動増幅器、A3…
…増幅器、Cs……積分コンデンサ、C1……コン
デンサ、SW1，SW2，SW3，SW4……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 積分増幅器A1の出力を一方の入力信号とし、
ゲインが１の増幅器A3の出力を他方の入力信号
とする差動増幅器A2と、 一端が前記増幅器A3の入力端に接続されると
共に第４のスイツチSW4を介して前記差動増幅器
A2の出力端に接続され、他端がコモンラインに
接続されたコンデンサC1と、 前記積分増幅器A1の入力端と前記差動増幅器
A2の出力端の間に接続された第１のスイツチ
SW1と、 一端が前記積分増幅器A1の入力端に接続され、
他端が第３のスイツチSW3を介して前記差動増幅
器A2の出力端に接続された積分コンデンサCsと、 この積分コンデンサCsと前記第３のスイツチ
SW3の接続点と、コモンラインとの間に接続され
た第２のスイツチSW2と、 を具備し、下記のステツプに従つて作動させ、前
記差動増幅器A2の出力端より、前記積分増幅器
A1におけるオフセツト電圧及びバイアス電流が
補正され入力電流に対応した電圧が得られるよう
に構成したことを特徴とする積分器。 記 第１のスイツチSW1と第２のスイツチSW2を
オンにし、他方第３のスイツチSW3と第４のス
イツチSW4はオフにして、前記積分増幅器A1
のオフセツト電圧を積分コンデンサCsに記憶さ
せる。 第２のスイツチSW2と第４のスイツチSW4を
オンにし、他方第１のスイツチSW1と第３のス
イツチSW3はオフにして、前記積分増幅器A1
のバイアス電流で一定時間T1コンデンサC1を
充電する。 第１のスイツチSW1と第２のスイツチSW2を
オンにし、他方第３のスイツチSW3と第４のス
イツチSW4はオフにして、前記積分増幅器A1
のオフセツト電圧を再び前記積分コンデンサCs
に記憶させる。 第３のスイツチSW3のみオンにして、一定時
間T1入力電流ixを積分する。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23594486A JPS6290775A (ja) | 1986-10-03 | 1986-10-03 | 積分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23594486A JPS6290775A (ja) | 1986-10-03 | 1986-10-03 | 積分器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290775A JPS6290775A (ja) | 1987-04-25 |
| JPS6353591B2 true JPS6353591B2 (ja) | 1988-10-24 |
Family
ID=16993534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23594486A Granted JPS6290775A (ja) | 1986-10-03 | 1986-10-03 | 積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290775A (ja) |
-
1986
- 1986-10-03 JP JP23594486A patent/JPS6290775A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6290775A (ja) | 1987-04-25 |
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