JPS6355802B2 - - Google Patents
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- JPS6355802B2 JPS6355802B2 JP57197469A JP19746982A JPS6355802B2 JP S6355802 B2 JPS6355802 B2 JP S6355802B2 JP 57197469 A JP57197469 A JP 57197469A JP 19746982 A JP19746982 A JP 19746982A JP S6355802 B2 JPS6355802 B2 JP S6355802B2
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- Japan
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- circuit
- demodulation
- capacitor
- voltage
- adjustment
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
本発明は周波数変調された信号（以下FM信号
と略す）から変調信号成分を取り出すFM復調器
に係り、特にIC化に好適なFM復調器に関する。
と略す）から変調信号成分を取り出すFM復調器
に係り、特にIC化に好適なFM復調器に関する。
従来、IC化されているFM復調回路としては遅
延回路を用いた位相検波型がさかんに用いられて
いる。位相検波型FM復調回路は回路のIC化とい
う点で他方式に比べて多くの有利な点を有してい
るが、 (1) 遅延回路として用いるマルチバイブレータの
容量をICの外付けにしているためにピンを２
個必要とする、さらに最大復調周波数fmaxの
バラツキを抑えるために１個で合計３個のピン
を必要とする。
延回路を用いた位相検波型がさかんに用いられて
いる。位相検波型FM復調回路は回路のIC化とい
う点で他方式に比べて多くの有利な点を有してい
るが、 (1) 遅延回路として用いるマルチバイブレータの
容量をICの外付けにしているためにピンを２
個必要とする、さらに最大復調周波数fmaxの
バラツキを抑えるために１個で合計３個のピン
を必要とする。
(2) 再生出力レベル調整の為にICの外に大容量
のコンデンサを含む調整回路が必要。
のコンデンサを含む調整回路が必要。
という問題があつた。
第１図に従来のFM復調回路を、第２図に各部
の動作波形を示す。
の動作波形を示す。
第１図において１，２はリミタ回路出力信号を
直接入力するFM信号入力端子、３，４はコンデ
ンサをIC内部と接続するICのピン端子、５は復
調電圧を出力する出力電圧端子、６はIC内部の
電流源のベース電位を設定するピン端子、７〜３
０，３５〜３７，４１，４２はすべて抵抗、Ｑ１
〜Ｑ２３はすべてトランジスタ、Ｃ１は外付けの
コンデンサ、Ｄ１〜Ｄ４はすべてダイオード、４
３はL.P.F.、３８は可変抵抗、Ｑ４０は外付けの
トランジスタ、Ｃ２は外付けの大容量コンデン
サ、３９はビデオ端子である。第２図ａ〜ｋにお
いて５１〜６１は第１図における各部の動作波形
を示すものである。
直接入力するFM信号入力端子、３，４はコンデ
ンサをIC内部と接続するICのピン端子、５は復
調電圧を出力する出力電圧端子、６はIC内部の
電流源のベース電位を設定するピン端子、７〜３
０，３５〜３７，４１，４２はすべて抵抗、Ｑ１
〜Ｑ２３はすべてトランジスタ、Ｃ１は外付けの
コンデンサ、Ｄ１〜Ｄ４はすべてダイオード、４
３はL.P.F.、３８は可変抵抗、Ｑ４０は外付けの
トランジスタ、Ｃ２は外付けの大容量コンデン
サ、３９はビデオ端子である。第２図ａ〜ｋにお
いて５１〜６１は第１図における各部の動作波形
を示すものである。
以下、第１図のFM復調回路について説明す
る。
る。
第１図のFM信号入力端子１，２からは第２図
ａ，ｂの５１，５２に示されるようなリミタ出力
が入力される。なお５１，５２は互いに逆相の関
係になつている。ここでトランジスタＱ１５のベ
ース電位をVA、Ｑ２４，Ｑ２５のベース電位を
VB、トランジスタのベースエミツタ間電圧をVBE
とする。まず、Ｑ１，Ｑ３がOFF、Ｑ２，Ｑ４
がONで、コンデンサＣ１は充電されて定常状態
であるとする。この時トランジスタ３はOFFで
そのコレクタ電位はVA−VBEとなるので、Ｑ４の
エミツタ（Ｑ２のコレクタ）電位は第２図ｄの５
４に示すように、VA−3VBEとなる。また、Ｑ３
のエミツタ（Ｑ１のコレクタ）電位は、Ｑ３が
OFFしているのでＱ４のエミツタ電位から決ま
り、コンデンサＣ１の両端電圧をΔVとすれば第
２図ｃの５３に示すようにVA−3BE＋ΔVとなる。
ａ，ｂの５１，５２に示されるようなリミタ出力
が入力される。なお５１，５２は互いに逆相の関
係になつている。ここでトランジスタＱ１５のベ
ース電位をVA、Ｑ２４，Ｑ２５のベース電位を
VB、トランジスタのベースエミツタ間電圧をVBE
とする。まず、Ｑ１，Ｑ３がOFF、Ｑ２，Ｑ４
がONで、コンデンサＣ１は充電されて定常状態
であるとする。この時トランジスタ３はOFFで
そのコレクタ電位はVA−VBEとなるので、Ｑ４の
エミツタ（Ｑ２のコレクタ）電位は第２図ｄの５
４に示すように、VA−3VBEとなる。また、Ｑ３
のエミツタ（Ｑ１のコレクタ）電位は、Ｑ３が
OFFしているのでＱ４のエミツタ電位から決ま
り、コンデンサＣ１の両端電圧をΔVとすれば第
２図ｃの５３に示すようにVA−3BE＋ΔVとなる。
次にｔ＝t1の時、５１，５２が反転すると、Ｑ
１がON、Ｑ２がOFFとなり、電流はＱ１，Ｃ
１，Ｑ４を流れ、Ｑ３のエミツタ電位５３は第２
図ｃに示すように直線的に減少する。この時、Ｑ
４のコレクタ電位はＱ２４によつてクランプされ
ておりVB−VBEであり、Ｑ３のベース電位がVB−
2VBEである。したがつて放電が続けられＱ３の
エミツタ電位５３がVB−3VBEになると、Ｑ３が
ONし、コンデンサＣ１の放電は終了する。この
ときをｔ＝t2する。ｔ＝t2の時、Ｑ３がONする
瞬間Ｑ４のベース電位はVB−2VBEに低下しＱ４
はOFFする。第１図に示す回路は完全な対称回
路であるので、Ｑ１，Ｑ３がON、Ｑ２，Ｑ４が
OFFの時の状態は第２図ｃ，ｄの５３，５４の
波形のｔ≦t1の状態を５３と５４とで入れ替える
ことと同じになる。つまり、Ｑ３のエミツタ電位
はVA−3VBE、Ｑ４のエミツタ電位はVA−3VBE＋
ΔVとなる。
１がON、Ｑ２がOFFとなり、電流はＱ１，Ｃ
１，Ｑ４を流れ、Ｑ３のエミツタ電位５３は第２
図ｃに示すように直線的に減少する。この時、Ｑ
４のコレクタ電位はＱ２４によつてクランプされ
ておりVB−VBEであり、Ｑ３のベース電位がVB−
2VBEである。したがつて放電が続けられＱ３の
エミツタ電位５３がVB−3VBEになると、Ｑ３が
ONし、コンデンサＣ１の放電は終了する。この
ときをｔ＝t2する。ｔ＝t2の時、Ｑ３がONする
瞬間Ｑ４のベース電位はVB−2VBEに低下しＱ４
はOFFする。第１図に示す回路は完全な対称回
路であるので、Ｑ１，Ｑ３がON、Ｑ２，Ｑ４が
OFFの時の状態は第２図ｃ，ｄの５３，５４の
波形のｔ≦t1の状態を５３と５４とで入れ替える
ことと同じになる。つまり、Ｑ３のエミツタ電位
はVA−3VBE、Ｑ４のエミツタ電位はVA−3VBE＋
ΔVとなる。
さらにｔ＝t3で第２図ａ，ｂの５１，５２が再
び反転し、Ｑ１がOFF、Ｑ２がONすれば、電流
はＱ２，Ｃ１，Ｑ３を流れて放電する。
び反転し、Ｑ１がOFF、Ｑ２がONすれば、電流
はＱ２，Ｃ１，Ｑ３を流れて放電する。
以上のように第１図に示すFM復調回路は、各
周期ごとに上記した動作を繰り返し、第２図ａ，
ｂ，ｃ，ｄのような動作波形を示す。
周期ごとに上記した動作を繰り返し、第２図ａ，
ｂ，ｃ，ｄのような動作波形を示す。
ところで定常状態のコンデンサＣ１の両端電圧
ΔVはトランジスタＱ３，Ｑ４がｔ＝t2で切り替
わる直前の両トランジスタのエミツタ電位差であ
るから、 ΔV＝VA−3VBE−（VB−3VBE）＝VA−VB となる。したがつてコンデンサの放電開始前と放
電終了時点の電位差は VA−3VBE＋ΔV−（VB−3VBE）＝2ΔV となる。
ΔVはトランジスタＱ３，Ｑ４がｔ＝t2で切り替
わる直前の両トランジスタのエミツタ電位差であ
るから、 ΔV＝VA−3VBE−（VB−3VBE）＝VA−VB となる。したがつてコンデンサの放電開始前と放
電終了時点の電位差は VA−3VBE＋ΔV−（VB−3VBE）＝2ΔV となる。
次にトランジスタＱ５，Ｑ６のエミツタ電位は
Ｑ３，Ｑ４の状態に注目すれば良く、第２図ｅ，
ｆに示す５５，５６のような信号波形になり、こ
れは入力信号５１，５２に対して遅延したことに
なる。遅延された信号は次段の掛算回路で入力信
号と掛算され、Ｑ７，Ｑ８，Ｑ９，Ｑ１０のコレ
クタ電位は第２図のｇ，ｈ，ｉ，ｊに示す５７〜
６０のような信号波形になる。さらに出力端子５
に負荷抵抗４０を接続すれば、端子５にはＱ１２
もしくはＱ１３がONした時にだけ電流が流れ、
第２図ｋに示す６１の信号が出力される。すなわ
ち、Ｑ１１〜Ｑ１４のベース電位（Ｑ７〜Ｑ１０
のコレクタ電位）のうちＱ１２あるいはＱ１３が
最も高電位に保たれる時にのみ、端子５に接続さ
れた負荷抵抗４０に電流が流れ電圧降下が生じ、
他の期間は常に電源電圧に保たれている。つまり
電流をI0、負荷抵抗をRLとすれば、放電期間（遅
延期間）はVCC−RLI0に低下し、他の期間では
VCCの状態となるような６１の波形をくり返す。
ところで放電が第２図に示すように直線的に変化
するので放電時間つまり遅延時間τd（τ＝t2−t1）
は、コンデンサＣ１の容量をＣ、定電流源の電流
をIDとすれば次式の様になる。
Ｑ３，Ｑ４の状態に注目すれば良く、第２図ｅ，
ｆに示す５５，５６のような信号波形になり、こ
れは入力信号５１，５２に対して遅延したことに
なる。遅延された信号は次段の掛算回路で入力信
号と掛算され、Ｑ７，Ｑ８，Ｑ９，Ｑ１０のコレ
クタ電位は第２図のｇ，ｈ，ｉ，ｊに示す５７〜
６０のような信号波形になる。さらに出力端子５
に負荷抵抗４０を接続すれば、端子５にはＱ１２
もしくはＱ１３がONした時にだけ電流が流れ、
第２図ｋに示す６１の信号が出力される。すなわ
ち、Ｑ１１〜Ｑ１４のベース電位（Ｑ７〜Ｑ１０
のコレクタ電位）のうちＱ１２あるいはＱ１３が
最も高電位に保たれる時にのみ、端子５に接続さ
れた負荷抵抗４０に電流が流れ電圧降下が生じ、
他の期間は常に電源電圧に保たれている。つまり
電流をI0、負荷抵抗をRLとすれば、放電期間（遅
延期間）はVCC−RLI0に低下し、他の期間では
VCCの状態となるような６１の波形をくり返す。
ところで放電が第２図に示すように直線的に変化
するので放電時間つまり遅延時間τd（τ＝t2−t1）
は、コンデンサＣ１の容量をＣ、定電流源の電流
をIDとすれば次式の様になる。
τd＝2C・ΔV／ID …(1)
さらに端子５の出力電圧６１の平均値は、入力
FM信号の周期をＴとすると VDC＝VCC−4ΔV・RLＣ／Ｔ×I0／ID …(2) となり、第２項はFM信号の周波数ｆ＝１／Ｔに
比例する。第７図に端子５の出力電圧平均値と
FM信号の周波数との関係を示す。第７図に示す
ように出力電圧はVCCからVCC−I0RLまで直線的
に変化し、最大復調周波数fmaxの時に最小にな
る。
FM信号の周期をＴとすると VDC＝VCC−4ΔV・RLＣ／Ｔ×I0／ID …(2) となり、第２項はFM信号の周波数ｆ＝１／Ｔに
比例する。第７図に端子５の出力電圧平均値と
FM信号の周波数との関係を示す。第７図に示す
ように出力電圧はVCCからVCC−I0RLまで直線的
に変化し、最大復調周波数fmaxの時に最小にな
る。
以上のように第１図で示す回路構成によつて
FM復調回路を実現できるが、 (1) 外付コンデンサを用いる為の端子として２ピ
ン必要とし、さらにIC内抵抗のバラツキが及
ぼす復調特性のバラツキの影響を抑制するため
に１ピン必要とし合計３ピン必要となる。
FM復調回路を実現できるが、 (1) 外付コンデンサを用いる為の端子として２ピ
ン必要とし、さらにIC内抵抗のバラツキが及
ぼす復調特性のバラツキの影響を抑制するため
に１ピン必要とし合計３ピン必要となる。
(2) 再生出力レベル調整をIC外の調整回路で行
なう必要があり、大容量コンデンサを含む回路
構成となること、および大容量コンデンサによ
り調整がすばやく行なえない。
なう必要があり、大容量コンデンサを含む回路
構成となること、および大容量コンデンサによ
り調整がすばやく行なえない。
という問題があつた。これらの問題はICの多機
能化、高集積化さらには低価化の中にあつて大き
な問題である。
能化、高集積化さらには低価化の中にあつて大き
な問題である。
本発明の目的は、以上のような従来の欠点をな
くし、ピン数を１ピン減少させ、IC内のバラツ
キの影響を抑圧でき、回路の小形化さらには低価
格、低消費電力も達成できるFM復調回路を提供
することにある。
くし、ピン数を１ピン減少させ、IC内のバラツ
キの影響を抑圧でき、回路の小形化さらには低価
格、低消費電力も達成できるFM復調回路を提供
することにある。
本発明では、マルチバイブレータの容量をIC
内部に組み込むことによつてピン数を削減する。
さらにIC外抵抗を使つた復調感度調整および復
調出力レベル調整を各々独立に行なうことによつ
て、IC内の容量および抵抗のバラツキの影響を
抑圧する。
内部に組み込むことによつてピン数を削減する。
さらにIC外抵抗を使つた復調感度調整および復
調出力レベル調整を各々独立に行なうことによつ
て、IC内の容量および抵抗のバラツキの影響を
抑圧する。
以下、本発明の一実施例を第３図により説明す
る。
る。
第３図において第１図と異なるのは、第１図に
おいて外付けにしていたコンデンサＣ１をIC内
部に取り込んだこと、他の電流源と同一にしてい
た電流源トランジスタＱ１７のベース電位をトラ
ンジスタＱ２７、抵抗３３およびピン端子４０に
接続される外付け可変抵抗４４とで構成される回
路から供給するようにしたこと、さらに電流源ト
ランジスタＱ２０のベース電位をトランジスタＱ
２６、抵抗３２およびピン端子４１に接続される
外付け可変抵抗３５とで構成される回路から供給
するようにしたことである。
おいて外付けにしていたコンデンサＣ１をIC内
部に取り込んだこと、他の電流源と同一にしてい
た電流源トランジスタＱ１７のベース電位をトラ
ンジスタＱ２７、抵抗３３およびピン端子４０に
接続される外付け可変抵抗４４とで構成される回
路から供給するようにしたこと、さらに電流源ト
ランジスタＱ２０のベース電位をトランジスタＱ
２６、抵抗３２およびピン端子４１に接続される
外付け可変抵抗３５とで構成される回路から供給
するようにしたことである。
第３図の回路動作は第１図での説明と同様であ
る。第１図で説明したように遅延回路による遅延
時間τdはコンデンサＣ１の容量をＣとし、トラ
ンジスタＱ１７および抵抗２１よりなる定電流源
の電流をID、コンデンサの充電電圧をΔVとすれ
ば、 τd＝2CΔV／ID …(1) となる。また、端子５の出力電圧の平均値は、端
子５に接続される負荷抵抗をRLとし、トランジ
スタＱ２０、抵抗２８から成る定電流源の電流を
I0、入力FM信号の周期をＴとすると VDC＝VCC−4ΔVRLＣ／Ｔ×I0／ID …(2) となる。
る。第１図で説明したように遅延回路による遅延
時間τdはコンデンサＣ１の容量をＣとし、トラ
ンジスタＱ１７および抵抗２１よりなる定電流源
の電流をID、コンデンサの充電電圧をΔVとすれ
ば、 τd＝2CΔV／ID …(1) となる。また、端子５の出力電圧の平均値は、端
子５に接続される負荷抵抗をRLとし、トランジ
スタＱ２０、抵抗２８から成る定電流源の電流を
I0、入力FM信号の周期をＴとすると VDC＝VCC−4ΔVRLＣ／Ｔ×I0／ID …(2) となる。
コンデンサをIC内部に取り込むことによつて
ピン数を削減することができるが、内蔵コンデン
サにはバラツキの問題がある。すなわちコンデン
サＣ１の容量は内蔵することによつて±30％程度
という大きなバラツキを許さなければならない。
容量のバラツキは(1)、(2)式から分かるように復調
電圧のバラツキに直接係わつてくる。第１図にお
いてコンデンサＣ１を内蔵するだけでは、コンデ
ンサＣ１のバラツキ±30％が復調電圧のバラツキ
となり、これを抑制するためには第１図に示す
IC外の大容量Ｃ２を含む回路で調整しなければ
ならず非常に困難である。
ピン数を削減することができるが、内蔵コンデン
サにはバラツキの問題がある。すなわちコンデン
サＣ１の容量は内蔵することによつて±30％程度
という大きなバラツキを許さなければならない。
容量のバラツキは(1)、(2)式から分かるように復調
電圧のバラツキに直接係わつてくる。第１図にお
いてコンデンサＣ１を内蔵するだけでは、コンデ
ンサＣ１のバラツキ±30％が復調電圧のバラツキ
となり、これを抑制するためには第１図に示す
IC外の大容量Ｃ２を含む回路で調整しなければ
ならず非常に困難である。
そこで、復調電圧のバラツキを抑制するため
に、遅延時間τdを外付抵抗で調整できるように
する。すなわち容量Ｃのバラツキを定電流源電流
IDの調整によつて吸収するものである。本発明の
具体的実施例は第３図において遅延回路の定電流
源トランジスタＱ１７のベースをトランジスタＱ
２７、抵抗３３およびピン端子４０に接続された
負荷抵抗より構成される回路から供給することで
ある。ここで外付けの負荷抵抗を用いることは調
整によつて容量Ｃのバラツキを吸収できるだけで
なく抵抗精度を±５％にでき抵抗によるバラツキ
も抑制できる効果がある。以上、本発明によれば
容量Ｃのバラツキを吸収し、なおかつ内部抵抗の
バラツキを外付け抵抗との調整で吸収し、遅延時
間τdをバラツキに関係なく設定できる。
に、遅延時間τdを外付抵抗で調整できるように
する。すなわち容量Ｃのバラツキを定電流源電流
IDの調整によつて吸収するものである。本発明の
具体的実施例は第３図において遅延回路の定電流
源トランジスタＱ１７のベースをトランジスタＱ
２７、抵抗３３およびピン端子４０に接続された
負荷抵抗より構成される回路から供給することで
ある。ここで外付けの負荷抵抗を用いることは調
整によつて容量Ｃのバラツキを吸収できるだけで
なく抵抗精度を±５％にでき抵抗によるバラツキ
も抑制できる効果がある。以上、本発明によれば
容量Ｃのバラツキを吸収し、なおかつ内部抵抗の
バラツキを外付け抵抗との調整で吸収し、遅延時
間τdをバラツキに関係なく設定できる。
また、復調電圧のバラツキを抑制するための他
の方法として復調出力ピン端子５に流れる電流を
外付抵抗で調整できるようにすることもできる。
すなわち(2)式より分るように容量Ｃのバラツキを
定電流源電流I0の調整によつて吸収するものであ
る。本発明の具体的実施例は第３図における掛算
回路出力段の定電流源トランジスタＱ２０のベー
ス電位をトランジスタＱ２６、抵抗３２およびピ
ン端子４１に接続される負荷抵抗より構成される
回路から供給することである。本発明によれば上
記した調整と同様に、バラツキを抑制し再生出力
レベルを安定にする効果がある。勿論(2)式から分
るようにI0およびIDは容量のバラツキを吸収する
だけでなく、抵抗のバラツキによるそれぞれの電
流のバラツキをお互いに吸収するようにも調整で
きる。ここで調整について第７図を用いて説明す
る。まずIDの調整は(1)式よりτを調整することに
なる。τを調整することは第７図においてfmax
時の電圧をVCC−I0RLにしたままでfmaxの周波数
だけを変えることになる。したがつて第７図の点
線２０１で示した復調特性となり、復調感度を変
化でき復調電圧のバラツキを抑制するように調整
することができる。
の方法として復調出力ピン端子５に流れる電流を
外付抵抗で調整できるようにすることもできる。
すなわち(2)式より分るように容量Ｃのバラツキを
定電流源電流I0の調整によつて吸収するものであ
る。本発明の具体的実施例は第３図における掛算
回路出力段の定電流源トランジスタＱ２０のベー
ス電位をトランジスタＱ２６、抵抗３２およびピ
ン端子４１に接続される負荷抵抗より構成される
回路から供給することである。本発明によれば上
記した調整と同様に、バラツキを抑制し再生出力
レベルを安定にする効果がある。勿論(2)式から分
るようにI0およびIDは容量のバラツキを吸収する
だけでなく、抵抗のバラツキによるそれぞれの電
流のバラツキをお互いに吸収するようにも調整で
きる。ここで調整について第７図を用いて説明す
る。まずIDの調整は(1)式よりτを調整することに
なる。τを調整することは第７図においてfmax
時の電圧をVCC−I0RLにしたままでfmaxの周波数
だけを変えることになる。したがつて第７図の点
線２０１で示した復調特性となり、復調感度を変
化でき復調電圧のバラツキを抑制するように調整
することができる。
次にI0の調整は(2)式より第７図において最大復
調周波数fmaxを変えずにfmax時の出力電圧だけ
を変えることになる。したがつて第７図の一点鎖
線２０２で示した復調特性となり、やはり復調感
度を変化でき、復調電圧のバラツキを制制するよ
うに調整できる。
調周波数fmaxを変えずにfmax時の出力電圧だけ
を変えることになる。したがつて第７図の一点鎖
線２０２で示した復調特性となり、やはり復調感
度を変化でき、復調電圧のバラツキを制制するよ
うに調整できる。
上記した本実施例をまとめると、次のような特
徴がある。
徴がある。
(1) 従来のピン数（外付け容量の為の２ピン、電
流源電流調整用１ピン）３ピンに対して本発明
によるピン数（最大復調周波数調整用１ピン、
最大復調電圧調整用１ピン）２ピンと１ピン削
減できる。
流源電流調整用１ピン）３ピンに対して本発明
によるピン数（最大復調周波数調整用１ピン、
最大復調電圧調整用１ピン）２ピンと１ピン削
減できる。
(2) 再生出力レベルの調整がIC内電流I0，IDを変
えることによつて実現でき、従来用いていた大
容量コンデンサを含む調整回路を必要としな
い。
えることによつて実現でき、従来用いていた大
容量コンデンサを含む調整回路を必要としな
い。
上記特徴のうち(1)のピン数削減はICの高集積
化および多機能化において最も有効なものであ
る。また(2)のICピンと直結された抵抗を調整す
ることによる再生出力レベルの調整は復調回路の
バラツキを短時間で最小限に抑制でき、コンデン
サ内蔵形において最も有効な調整である。(2)の特
徴をさらに有効に活用できる例を第４図に示す。
第４図はシステム内に２個の復調回路を有したい
わゆるライン相関回路およびビデオドロツプアウ
ト補償回路のブロツク図である。第４図において
５１は再生FM信号入力端子、５２はFMドロツ
プアウト補償スイツチ、５３は遅延線、５４はリ
ミタ、５５は第１の復調回路、５６は加算器、５
７はビデオドロツプアウト補償スイツチ、５８は
リミタ、５９は第２の復調回路、６０は減算器、
６１はリミタ、６２はビデオ信号出力端子、６３
はドロツプアウト信号入力端子、６４はパルス遅
延回路である。第４図の回路構成は公知であるの
で説明は省略する。本発明において問題にするの
は第１の復調回路と第２の復調回路の特性につい
てである。つまり、第４図の２個の復調回路に要
求されるのは個々の十分な復調特性ばかりでな
く、２個の間の対称性である。２個の復調特性の
バラツキは第４図に示すシステムに大きな影響を
及ぼす。したがつて復調特性の対称性をとるため
に第３図の本発明の実施例で示した最大復調周波
数調整用抵抗４４、最大復調電圧調整用抵抗３５
によつて調整を行なう。第４図に示すようなシス
テムで２個の復調回路の調整を行なうためには、
まず、両方の最大復調周波数を合わせた後に最大
復調電圧が合うように調整する方法、それとは逆
に最大復調電圧を合わせた後に最大復調周波数で
調整する方法がある。しかし調整能率の向上の為
には上記方法は手間がかかり実際的でない。した
がつて、まず最大復調電圧をバラツキの範囲内で
許容しておき、最大復調周波数調整用抵抗４４
Ａ，４４Ｂのみで調整する方法、あるいは逆に最
大復調周波数を許容しておき最大復調電圧調整用
抵抗３５Ａ，３５Ｂで調整する方法が最も効率の
良い調整方法といえる。さらに４４Ａ，４４Ｂを
まとめて１個の調整ピンから調整する方法、およ
び３５Ａ，３５Ｂをまとめることも可能である。
勿論、上記の様な２個使いでなく通常の１個使い
の場合も、最大復調周波数、最大復調電圧の両方
の調整を行なう事は能率向上の点で問題である。
したがつて、上記方法と同様に、最大復調周波数
のみで調整する方法、逆に最大復調電圧のみで調
整する方法が効率の良い方法といえる。
化および多機能化において最も有効なものであ
る。また(2)のICピンと直結された抵抗を調整す
ることによる再生出力レベルの調整は復調回路の
バラツキを短時間で最小限に抑制でき、コンデン
サ内蔵形において最も有効な調整である。(2)の特
徴をさらに有効に活用できる例を第４図に示す。
第４図はシステム内に２個の復調回路を有したい
わゆるライン相関回路およびビデオドロツプアウ
ト補償回路のブロツク図である。第４図において
５１は再生FM信号入力端子、５２はFMドロツ
プアウト補償スイツチ、５３は遅延線、５４はリ
ミタ、５５は第１の復調回路、５６は加算器、５
７はビデオドロツプアウト補償スイツチ、５８は
リミタ、５９は第２の復調回路、６０は減算器、
６１はリミタ、６２はビデオ信号出力端子、６３
はドロツプアウト信号入力端子、６４はパルス遅
延回路である。第４図の回路構成は公知であるの
で説明は省略する。本発明において問題にするの
は第１の復調回路と第２の復調回路の特性につい
てである。つまり、第４図の２個の復調回路に要
求されるのは個々の十分な復調特性ばかりでな
く、２個の間の対称性である。２個の復調特性の
バラツキは第４図に示すシステムに大きな影響を
及ぼす。したがつて復調特性の対称性をとるため
に第３図の本発明の実施例で示した最大復調周波
数調整用抵抗４４、最大復調電圧調整用抵抗３５
によつて調整を行なう。第４図に示すようなシス
テムで２個の復調回路の調整を行なうためには、
まず、両方の最大復調周波数を合わせた後に最大
復調電圧が合うように調整する方法、それとは逆
に最大復調電圧を合わせた後に最大復調周波数で
調整する方法がある。しかし調整能率の向上の為
には上記方法は手間がかかり実際的でない。した
がつて、まず最大復調電圧をバラツキの範囲内で
許容しておき、最大復調周波数調整用抵抗４４
Ａ，４４Ｂのみで調整する方法、あるいは逆に最
大復調周波数を許容しておき最大復調電圧調整用
抵抗３５Ａ，３５Ｂで調整する方法が最も効率の
良い調整方法といえる。さらに４４Ａ，４４Ｂを
まとめて１個の調整ピンから調整する方法、およ
び３５Ａ，３５Ｂをまとめることも可能である。
勿論、上記の様な２個使いでなく通常の１個使い
の場合も、最大復調周波数、最大復調電圧の両方
の調整を行なう事は能率向上の点で問題である。
したがつて、上記方法と同様に、最大復調周波数
のみで調整する方法、逆に最大復調電圧のみで調
整する方法が効率の良い方法といえる。
第５図に本発明の別の実施例を示す。第５図の
第３図と異なるのは、トランジスタＱ１５を削徐
し、Ｑ２４，Ｑ２５によりＱ５，Ｑ６のエミツタ
をクランプし、さらにＱ３，Ｑ４のコレクタに
VCCからダイオードＱ３１，Ｑ３２を設けたこと
である。これはVCCを第３図の実施例よりも下げ
て使えるように構成し、低消費電力化を実現でき
るものであり、本質的には第１図の回路動作と同
一である。第５図においてもコンデンサＣ１を
ICに内蔵し、バラツキ調整用のピン４０，４１
をIC外に出し再生出力レベルを一定にしている。
第３図と異なるのは、トランジスタＱ１５を削徐
し、Ｑ２４，Ｑ２５によりＱ５，Ｑ６のエミツタ
をクランプし、さらにＱ３，Ｑ４のコレクタに
VCCからダイオードＱ３１，Ｑ３２を設けたこと
である。これはVCCを第３図の実施例よりも下げ
て使えるように構成し、低消費電力化を実現でき
るものであり、本質的には第１図の回路動作と同
一である。第５図においてもコンデンサＣ１を
ICに内蔵し、バラツキ調整用のピン４０，４１
をIC外に出し再生出力レベルを一定にしている。
本実施例において、入力端子１，２の電位、抵
抗８の両端電圧をそれぞれV1，V2とすると、電
源電圧VCCは VCC＝V1＋2VBE＋V2 となり、V1＝2V、VBE＝0.7V、V2＝0.7Vとする
と、VCC＝4.1Vとなり、余裕をみて、電源電圧を
4.5Vにすることができる。
抗８の両端電圧をそれぞれV1，V2とすると、電
源電圧VCCは VCC＝V1＋2VBE＋V2 となり、V1＝2V、VBE＝0.7V、V2＝0.7Vとする
と、VCC＝4.1Vとなり、余裕をみて、電源電圧を
4.5Vにすることができる。
第６図に本発明の別の実施例を示す。第６図に
おいて１０１，１０２はFM信号入力端子、１０
３は復調出力端子、１０４は再生出力レベル調整
端子、１１０〜１１９はすべて抵抗、１２０〜１
２２は定電流源、Ｑ１３１〜Ｑ１４７はトランジ
スタ、Ｄ１４８，Ｄ１４９はダイオード、Ｃ１は
コンデンサである。
おいて１０１，１０２はFM信号入力端子、１０
３は復調出力端子、１０４は再生出力レベル調整
端子、１１０〜１１９はすべて抵抗、１２０〜１
２２は定電流源、Ｑ１３１〜Ｑ１４７はトランジ
スタ、Ｄ１４８，Ｄ１４９はダイオード、Ｃ１は
コンデンサである。
第３図、第５図、第６図のＣ１はMOS容量で
構成される。MOS容量には特願昭56−98244に述
べるようメタル側電極とサブストレート側電極が
ありサブストレート電極とアースの間に大きな浮
遊容量を持つ。たとえば第３図のＱ３のエミツタ
とアース間にだけ上記浮遊容量がつくとキヤリア
リーク特性が劣化するので、これを妨ぐためＱ４
のエミツタとアース間にも上記浮遊容量がつくよ
う工夫する必要がある。たとえば第６図において
はＣ１を２個のMOS容量で構成し、第１のMOS
容量のメタル側電極をＱ１４２のコレクタに、サ
ブストレート側電極をＱ１４３のコレクタに夫々
接続し、第２のMOS容量のメタル側電極をＱ１
４３のコレクタに、サブストレート側電極をＱ１
４２のコレクタに夫々接続すればよい。
構成される。MOS容量には特願昭56−98244に述
べるようメタル側電極とサブストレート側電極が
ありサブストレート電極とアースの間に大きな浮
遊容量を持つ。たとえば第３図のＱ３のエミツタ
とアース間にだけ上記浮遊容量がつくとキヤリア
リーク特性が劣化するので、これを妨ぐためＱ４
のエミツタとアース間にも上記浮遊容量がつくよ
う工夫する必要がある。たとえば第６図において
はＣ１を２個のMOS容量で構成し、第１のMOS
容量のメタル側電極をＱ１４２のコレクタに、サ
ブストレート側電極をＱ１４３のコレクタに夫々
接続し、第２のMOS容量のメタル側電極をＱ１
４３のコレクタに、サブストレート側電極をＱ１
４２のコレクタに夫々接続すればよい。
第６図は第３図、第５図とは異なる構成をして
いるが、本質的な回路動作は同じである。ここで
コンデンサの容量をＣ、コンデンサの両端に加わ
る電圧をΔV、定電流源の電流をＩとすれば遅延
時間τdは τd＝2ΔV・Ｃ／Ｉ …(3) となる。また、端子１０３の出力負荷抵抗をＲと
すれば、端子１１２の出力電圧の平均値V0は V0＝IR−4ΔV・RC／Ｔ …(4) となる。したがつて(4)式から分るように第６図の
回路構成においても内部コンデンサによるバラツ
キは調整端子１０４を使つて調整しバラツキを抑
制することによつて再生出力レベルを一定にす
る。
いるが、本質的な回路動作は同じである。ここで
コンデンサの容量をＣ、コンデンサの両端に加わ
る電圧をΔV、定電流源の電流をＩとすれば遅延
時間τdは τd＝2ΔV・Ｃ／Ｉ …(3) となる。また、端子１０３の出力負荷抵抗をＲと
すれば、端子１１２の出力電圧の平均値V0は V0＝IR−4ΔV・RC／Ｔ …(4) となる。したがつて(4)式から分るように第６図の
回路構成においても内部コンデンサによるバラツ
キは調整端子１０４を使つて調整しバラツキを抑
制することによつて再生出力レベルを一定にす
る。
本発明によれば、従来の外付けコンデンサを
IC内部に組み込むことによつて、従来のピン数
から１ピン削減できる。同時に最大復調周波数調
整用ピン、最大復調電圧調整用ピンを設けること
ができICの小形化、多機能化および低価格の効
果がある。
IC内部に組み込むことによつて、従来のピン数
から１ピン削減できる。同時に最大復調周波数調
整用ピン、最大復調電圧調整用ピンを設けること
ができICの小形化、多機能化および低価格の効
果がある。
第１図は、従来例の構成を示す図、第２図は従
来例の動作信号波形を示す図、第３図は本発明の
一実施例を示す図、第４図は本発明をライン相関
回路、ビデオDOC回路に応用する例を説明する
図、第５図は本発明の別の実施例を示す図、第６
図は本発明の別の実施例を示す図、第７図は出力
電圧と周波数の関係を示す図である。 １，２……再生FM信号入力端子、５……復調
出力端子、Ｃ１……コンデンサ、４０……最大復
調周波数調整ピン、４１……最大復調電圧調整ピ
ン。
来例の動作信号波形を示す図、第３図は本発明の
一実施例を示す図、第４図は本発明をライン相関
回路、ビデオDOC回路に応用する例を説明する
図、第５図は本発明の別の実施例を示す図、第６
図は本発明の別の実施例を示す図、第７図は出力
電圧と周波数の関係を示す図である。 １，２……再生FM信号入力端子、５……復調
出力端子、Ｃ１……コンデンサ、４０……最大復
調周波数調整ピン、４１……最大復調電圧調整ピ
ン。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を遅延する遅延回路と、上記入力信
号と上記遅延回路の出力を入力とするかけ算器と
で構成するFM復調回路において、遅延回路とし
て用いるエミツタ容量結合マルチバイブレータの
容量をIC内に内蔵するとともに、上記掛算器に
流れる電流調整用定電流源トランジスタのベース
電位を、集積回路内の第１のトランジスタ、第１
の抵抗および集積回路のピン端子に接続された外
付抵抗より構成される回路から供給するようにし
て、上記遅延回路に流れる電流、および上記かけ
算器に流れる電流を各々独立に調整可能にしたこ
とを特徴とするFM復調回路。 ２ 上記遅延回路に流れる電流調整用定電流源ト
ランジスタのベース電位を、集積回路内の第２の
トランジスタ、第２の抵抗および集積回路のピン
端子に接続された外付抵抗より構成される回路か
ら供給するようにしたことを特徴とする特許請求
の範囲第１項記載のFM復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19746982A JPS5989010A (ja) | 1982-11-12 | 1982-11-12 | Ｆｍ復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19746982A JPS5989010A (ja) | 1982-11-12 | 1982-11-12 | Ｆｍ復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5989010A JPS5989010A (ja) | 1984-05-23 |
| JPS6355802B2 true JPS6355802B2 (ja) | 1988-11-04 |
Family
ID=16375004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19746982A Granted JPS5989010A (ja) | 1982-11-12 | 1982-11-12 | Ｆｍ復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989010A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224607A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 自動利得制御用検波回路 |
| JP2550518B2 (ja) * | 1986-01-17 | 1996-11-06 | ソニー株式会社 | Ｆｍ復調回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851446B2 (ja) * | 1973-11-01 | 1983-11-16 | ソニー株式会社 | 角度変調信号の復調器 |
| JPS5372562A (en) * | 1976-12-10 | 1978-06-28 | Matsushita Electric Ind Co Ltd | Variable delay circuit |
-
1982
- 1982-11-12 JP JP19746982A patent/JPS5989010A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5989010A (ja) | 1984-05-23 |
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