JPS6361802B2 - - Google Patents
Info
- Publication number
- JPS6361802B2 JPS6361802B2 JP58133902A JP13390283A JPS6361802B2 JP S6361802 B2 JPS6361802 B2 JP S6361802B2 JP 58133902 A JP58133902 A JP 58133902A JP 13390283 A JP13390283 A JP 13390283A JP S6361802 B2 JPS6361802 B2 JP S6361802B2
- Authority
- JP
- Japan
- Prior art keywords
- microwave
- thick film
- metallized
- upper metal
- hybrid integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P7/00—Resonators of the waveguide type
- H01P7/08—Strip line resonators
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Waveguides (AREA)
Description
【発明の詳細な説明】
この発明はセラミツク基板を用いたマイクロ波
混成集積回路に関し、特に三端子マイクロ波半導
体素子を厚膜コンデンサにより一電源で動作させ
るマイクロ波混成集積回路に関するものである。
混成集積回路に関し、特に三端子マイクロ波半導
体素子を厚膜コンデンサにより一電源で動作させ
るマイクロ波混成集積回路に関するものである。
第１図ａ、第１図ｂおよび第１図ｃは従来のマ
イクロ波混成集積回路を示す平面図、そのＡ−
A′断面図、およびそのＢ−B′断面図である。同
図において、１はマイクロ波帯において低誘電損
失を有するセラミツクなどからなる誘電体基板、
２はマイクロ波伝送線路、３は低域通過フイルタ
型のドレイン電極バイアス線路、４は低域通過フ
イルタ型のゲート電極バイアス線路、５はメタラ
イズスルーホールにより接地されたソース接地電
極、６は金線などのワイヤにより各伝送線路に接
続される三端子マイクロ波半導体素子、７はマイ
クロ波帯において低誘電損失、高誘電率を有する
マイクロ波用チツプコンデンサ、８は抵抗値Rb
の厚膜抵抗もしくはチツプ抵抗などのバイアス抵
抗、９はメタライズスルーホールなどにより接地
された抵抗端接地電極、１０は三端子マイクロ波
半導体素子６をマイクロ波伝送線路２およびマイ
クロ波用チツプコンデンサ７に接続される金線な
どのワイヤ、１１はソース電極をバイアス抵抗８
を介して接地するソース電位電極、１２は接地電
極、１３はメタライズスルーホールである。
イクロ波混成集積回路を示す平面図、そのＡ−
A′断面図、およびそのＢ−B′断面図である。同
図において、１はマイクロ波帯において低誘電損
失を有するセラミツクなどからなる誘電体基板、
２はマイクロ波伝送線路、３は低域通過フイルタ
型のドレイン電極バイアス線路、４は低域通過フ
イルタ型のゲート電極バイアス線路、５はメタラ
イズスルーホールにより接地されたソース接地電
極、６は金線などのワイヤにより各伝送線路に接
続される三端子マイクロ波半導体素子、７はマイ
クロ波帯において低誘電損失、高誘電率を有する
マイクロ波用チツプコンデンサ、８は抵抗値Rb
の厚膜抵抗もしくはチツプ抵抗などのバイアス抵
抗、９はメタライズスルーホールなどにより接地
された抵抗端接地電極、１０は三端子マイクロ波
半導体素子６をマイクロ波伝送線路２およびマイ
クロ波用チツプコンデンサ７に接続される金線な
どのワイヤ、１１はソース電極をバイアス抵抗８
を介して接地するソース電位電極、１２は接地電
極、１３はメタライズスルーホールである。
なお、第２図は第１図ａ〜第１図ｃの電気的等
価回路である。
価回路である。
次に上記構成によるマイクロ波混成集積回路の
動作について説明する。まず、低域通過フイルタ
を構成するドレイン電極バイアス線路３およびゲ
ード電極バイアス線路４を通して、三端子マイク
ロ波半導体素子６に直流バイアスを印加すると、
増幅器として動作する。このとき、直流的にはソ
ース電位VSはドレイン・ソース間電流IDSとバイ
アス抵抗８の抵抗値Rbの積、VS＝IDS×Rbだけ接
地電位より高くなり、ゲートバイアスを接地する
ことにより、ソース・ゲート間VGSにはVGS＝−
VS＝−IDS×Rbのバイアスが印加される。また、
マイクロ波的にはマイクロ波用チツプコンデンサ
７を通して接地される。このため、１電源ソース
接地マイクロ波増幅器として動作する。
動作について説明する。まず、低域通過フイルタ
を構成するドレイン電極バイアス線路３およびゲ
ード電極バイアス線路４を通して、三端子マイク
ロ波半導体素子６に直流バイアスを印加すると、
増幅器として動作する。このとき、直流的にはソ
ース電位VSはドレイン・ソース間電流IDSとバイ
アス抵抗８の抵抗値Rbの積、VS＝IDS×Rbだけ接
地電位より高くなり、ゲートバイアスを接地する
ことにより、ソース・ゲート間VGSにはVGS＝−
VS＝−IDS×Rbのバイアスが印加される。また、
マイクロ波的にはマイクロ波用チツプコンデンサ
７を通して接地される。このため、１電源ソース
接地マイクロ波増幅器として動作する。
しかしながら、従来のマイクロ波混成集積回路
ではマイクロ波用チツプコンデンサの取り付けに
ハンダ付などの工程が必要であり、さらに電気的
接続に際し、金等のワイヤボンド工程が増加する
などの欠点があつた。
ではマイクロ波用チツプコンデンサの取り付けに
ハンダ付などの工程が必要であり、さらに電気的
接続に際し、金等のワイヤボンド工程が増加する
などの欠点があつた。
したがつて、この発明の目的はチツプコンデン
サを実装せず、基板上にコンデンサ構造を設ける
ことにより、製造工程を簡略化することができる
マイクロ波混成集積回路を提供するものである。
サを実装せず、基板上にコンデンサ構造を設ける
ことにより、製造工程を簡略化することができる
マイクロ波混成集積回路を提供するものである。
このような目的を達成するため、この発明はセ
ラミツク基板などの誘電体基板と、上部金属、絶
縁物、下部金属の三層から構成され、この下部金
属がメタライズスルーホールで接地されて上記誘
電体基板上に形成される厚膜コンデンサと、この
厚膜コンデンサの上部金属上にマウントされる三
端子マイクロ波半導体素子と、上記厚膜コンデン
サの上部金属と厚膜メタライズのバイアス抵抗用
端子とを接続する厚膜メタライズの線路とを備え
るものであり、以下実施例を用いて詳細に説明す
る。
ラミツク基板などの誘電体基板と、上部金属、絶
縁物、下部金属の三層から構成され、この下部金
属がメタライズスルーホールで接地されて上記誘
電体基板上に形成される厚膜コンデンサと、この
厚膜コンデンサの上部金属上にマウントされる三
端子マイクロ波半導体素子と、上記厚膜コンデン
サの上部金属と厚膜メタライズのバイアス抵抗用
端子とを接続する厚膜メタライズの線路とを備え
るものであり、以下実施例を用いて詳細に説明す
る。
第３図ａ、第３図ｂおよび第３図ｃはこの発明
に係るマイクロ波混成集積回路の一実施例を示す
平面図、そのＣ−C′断面図、およびそのＤ−D′断
面図である。同図において、１４は低誘電損失を
有するセラミツクなどの絶縁体、１５はコンデン
サ電極として働く上部金属、１６はこの上部金属
１５とバイアス抵抗８の一端を接続する線路であ
る。
に係るマイクロ波混成集積回路の一実施例を示す
平面図、そのＣ−C′断面図、およびそのＤ−D′断
面図である。同図において、１４は低誘電損失を
有するセラミツクなどの絶縁体、１５はコンデン
サ電極として働く上部金属、１６はこの上部金属
１５とバイアス抵抗８の一端を接続する線路であ
る。
なお、第４図は第３図ａ〜第３図ｃの電気的等
価回路を示す。
価回路を示す。
次に、上記構成によるマイクロ波混成集積回路
の構成について説明する。まず、コンデンサの下
部金属として働くソース接地電極５の下部金属、
低誘電損失を有する絶縁体１４およびコンデンサ
の上部電極として働く上部金属の三層から厚膜コ
ンデンサを形成することができるため、上述した
ように、１電源ソース接地マイクロ波増幅器とし
て動作することはもちろんである。このため、第
１図ａ〜第１図ｃに示すチツプコンデンサが不用
になり、製造工程を簡略化することができる。
の構成について説明する。まず、コンデンサの下
部金属として働くソース接地電極５の下部金属、
低誘電損失を有する絶縁体１４およびコンデンサ
の上部電極として働く上部金属の三層から厚膜コ
ンデンサを形成することができるため、上述した
ように、１電源ソース接地マイクロ波増幅器とし
て動作することはもちろんである。このため、第
１図ａ〜第１図ｃに示すチツプコンデンサが不用
になり、製造工程を簡略化することができる。
なお、上述の実施例では三端子マイクロ波半導
体素子として、電界効果トランジスタや接合型ト
ランジスタなど種々のトランジスタを用いること
ができることはもちろんである。
体素子として、電界効果トランジスタや接合型ト
ランジスタなど種々のトランジスタを用いること
ができることはもちろんである。
以上詳細に説明したように、この発明に係るマ
イクロ波混成集積回路によれば部品点数が減少
し、作業工程が減少するため、製造工程が簡略化
され、信頼性を向上することができる。また、厚
膜コンデンサ構造はセラミツク多層基板技術によ
り容易に作成することができるので実用性が高い
などの効果がある。
イクロ波混成集積回路によれば部品点数が減少
し、作業工程が減少するため、製造工程が簡略化
され、信頼性を向上することができる。また、厚
膜コンデンサ構造はセラミツク多層基板技術によ
り容易に作成することができるので実用性が高い
などの効果がある。
第１図ａ、第１図ｂおよび第１図ｃは従来のマ
イクロ波混成集積回路を示す平面図、そのＡ−
A′断面図およびそのＢ−B′断面図、第２図は第
１図ａ〜第１図ｃの電気的等価回路、第３図ａ、
第３図ｂおよび第３図ｃはこの発明に係るマイク
ロ波混成集積回路の一実施例を示す平面図、その
Ｃ−C′断面図、およびＤ−D′断面図、第４図は第
３図ａ〜第３図ｃの電気的等価回路である。 １……誘電体基板、２……マイクロ波伝送線
路、３……ドレイン電極バイアス線路、４……ゲ
ート電極バイアス線路、５……ソース接地電極、
６……三端子マイクロ波半導体素子、７……マイ
クロ波用チツプコンデンサ、８……バイアス抵
抗、９……抵抗端接地電極、１０……ワイヤ、１
１……ソース電位電極、１２……接地電極、１３
……メタライズスルーホール、１４……絶縁体、
１５……上部金属、１６……線路。なお、同一符
号は同一または相当部分を示す。
イクロ波混成集積回路を示す平面図、そのＡ−
A′断面図およびそのＢ−B′断面図、第２図は第
１図ａ〜第１図ｃの電気的等価回路、第３図ａ、
第３図ｂおよび第３図ｃはこの発明に係るマイク
ロ波混成集積回路の一実施例を示す平面図、その
Ｃ−C′断面図、およびＤ−D′断面図、第４図は第
３図ａ〜第３図ｃの電気的等価回路である。 １……誘電体基板、２……マイクロ波伝送線
路、３……ドレイン電極バイアス線路、４……ゲ
ート電極バイアス線路、５……ソース接地電極、
６……三端子マイクロ波半導体素子、７……マイ
クロ波用チツプコンデンサ、８……バイアス抵
抗、９……抵抗端接地電極、１０……ワイヤ、１
１……ソース電位電極、１２……接地電極、１３
……メタライズスルーホール、１４……絶縁体、
１５……上部金属、１６……線路。なお、同一符
号は同一または相当部分を示す。
Claims (1)
- １ セラミツク基板などの誘電体基板と、上部金
属、絶縁物、下部金属の三層から構成され、この
下部金属がメタライズスルーホールで接地されて
上記誘電体基板上に形成される厚膜コンデンサ
と、この厚膜コンデンサの上部金属上にマウント
される三端子マイクロ波半導体素子と、上記厚膜
コンデンサの上部金属と厚膜メタライズのバイア
ス抵抗用端子とを接続する厚膜メタライズの線路
とを備えたことを特徴とするマイクロ波混成集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133902A JPS6024701A (ja) | 1983-07-20 | 1983-07-20 | マイクロ波混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133902A JPS6024701A (ja) | 1983-07-20 | 1983-07-20 | マイクロ波混成集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024701A JPS6024701A (ja) | 1985-02-07 |
| JPS6361802B2 true JPS6361802B2 (ja) | 1988-11-30 |
Family
ID=15115768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133902A Granted JPS6024701A (ja) | 1983-07-20 | 1983-07-20 | マイクロ波混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024701A (ja) |
-
1983
- 1983-07-20 JP JP58133902A patent/JPS6024701A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6024701A (ja) | 1985-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4410905A (en) | Power, ground and decoupling structure for chip carriers | |
| US4454529A (en) | Integrated circuit device having internal dampening for a plurality of power supplies | |
| US4042952A (en) | R. F. power transistor device with controlled common lead inductance | |
| US5635751A (en) | High frequency transistor with reduced parasitic inductance | |
| EP1104026B1 (en) | Ground plane for a semiconductor chip | |
| JPH05109802A (ja) | 半導体装置 | |
| EP0015709B1 (en) | Constructional arrangement for semiconductor devices | |
| US5465007A (en) | High frequency transistor with reduced parasitic inductance | |
| CA1200017A (en) | Microwave field effect transistor | |
| JPH05335487A (ja) | 伝送回路素子 | |
| JPH0412538A (ja) | 半導体装置 | |
| JPS6035247Y2 (ja) | 半導体装置 | |
| JPS6024701A (ja) | マイクロ波混成集積回路 | |
| JPS605055B2 (ja) | 半導体装置 | |
| JPH02140969A (ja) | 半導体集積回路装置 | |
| JPS63274202A (ja) | 電界効果型トランジスタ | |
| JP3468851B2 (ja) | モノリシックマイクロ波ｉｃ | |
| JPS5929377Y2 (ja) | 高周波高出力トランジスタ装置 | |
| JPS6043022B2 (ja) | マイクロ波装置モジュ−ル | |
| JPH05211279A (ja) | 混成集積回路 | |
| JPS61172376A (ja) | 半導体装置 | |
| JPH0526767Y2 (ja) | ||
| JPH0416437Y2 (ja) | ||
| JPS5861652A (ja) | 半導体装置 | |
| JPH0249733Y2 (ja) |