JPS6024701A - マイクロ波混成集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はセラミック基板を用いたマイクロ波混成集積
回路に関し、特に三端子マイクロ波半導体素子を厚膜コ
ンデンサにょシー電源で動作させるマイクロ波混成集積
回路に関するものである。

第１図（ａ）、第１図（ｂ）および第１図（ｅ）は従来
のマイクロ波混成集積回路を示す平面図、そのＡ　−Ａ
′断面図、およびそのＢ−ｉ断面図である。同図におい
て、０）はマイクロ波帯において低誘電損失を有するセ
ラミックなどからなる誘電体基板、Ｑ）はマイクロ波伝
送線路、（３）は低域通過フィルタ型のドレイン電極バ
イアス線路、（４）は低域通過フィルタ型のゲート電極
バイアス線路、６）はメタライズスルーホールによシ接
地されたソース接地電極、（６）は金線などのワイヤに
より各伝送線路に接続される三端子マイクロ波半導体素
子、σ）はマイクロ波帯において低豹電損失、高誘電率
を有するマイクロ波用チップコンデンサ、（８）は抵抗
値Ｒｂの厚膜抵抗もしくはチップ抵抗などのバイアス抵
抗、（９）はメタライズスルーホールなどによシ接地さ
れた抵抗端接地電極、（１０）は三端子マイクロ波半導
体素子（６）をマイクロ波伝送線路Ｃ２）およびマイク
ロ波用チップコンデンサ（７）に接続される金縁などの
ワイヤ、（１１）はソース電極を抵抗を介して接地する
ソース電位電極、（１２）は接地電極、（１３）はメタ
ライズスルーホールである。

なお、第２図は第１図←）〜＠１図（ｅ）の電久的等価
回路でちる。

次に上記構成によるマイクロ波混成集積回路の動作につ
いて説明する。まず、低域通過フィルタを構成するドレ
イン電極バイアスね路０）およびゲート電極バイアス抵
抗（４）を通して、三端子マイクロ波半導体素子（６）
に直流バイアスを印加すると、増幅器として動作する。

このとき、直流的にはソース電位Ｖｓはドレイン−ソー
ス間電流ＩＤＳとバイアス抵抗（８）の抵抗値Ｒ１）の
Ｔｔ　、Ｖｓ　＝　ＩＤＳ　ｘ　Ｒｂだけ接地電位よシ
高くなυ、ゲートバイアスを接地することによシ、ソー
ス・ゲート間Ｖｃｓには′ｖＧｓ＝　ＶＳ＝＝−ＩＤＳ
ＸＲｂのバイアスが印加する。また、マイクロ波的には
マイクロ波用チップコンデンサＣＩ）を通して接地され
る。このため、１電源ソ一ス接地マイクロ波増幅器とし
て動作する。

しかしながら、従来のマイクロ波混成集積回路ではマイ
クロ波用チップコンデンサの取り付けにハンダ付などの
工程が必要であυ、さらに電気的接続に除し、金等のワ
イヤボンド工程が増加するなどの欠点があった〇 したがって、この発明の目的はチップコンデンサを実装
せず、基板上にコンデンサ構造を設けることにより、製
造工程を簡略化することができるマイクロ波混成集積回
路を提供するものである。

このような目的を達成するため、この発明はセラミック
基板などの誘電体基板と、上部金属、絶縁物、下部金属
の三層から構成され、この下部金属がメタライズスルー
ホールで接地されて上記誘電体基板上に形成される厚膜
コンデンサと、この厚膜コンデンサの上部金属上にマウ
ントされる三端子マイクロ波半導体素子と、上記厚膜コ
ンデンサ″の上部金属と厚膜メタライズのバイアス抵抗
用端子とを接続する厚膜メタライズの線路とを備えるも
のであり、以下実施例を用いて詳細に説明する。

第３図（ａ）、第３図（ｂ）および第３図（ｃ）はこの
発明である。同図において、（１４）は低誘電損失を有
するセラミックなどの絶縁体、（１５）はコンデンサ電
極として働く上部金属、（１６）はこの上部金属（１５
）とバイアス抵抗（８）の一端を接続する線路である。

次に、上記構成によるマイクロ波混成集積回路の構成に
ついて説明する。まず、コンデンサの下部金属として働
くソース接地電極６）の下部金属。

低誘電損失を有する絶縁体（１４）およびコンデンサの
上部電極として働く上部金属の三層から厚膜コンデンサ
を形成することができるため、上述したように、１電源
ソ一ス接地マイクロ波増幅器として動作することはもち
ろんである。このため、第１図（ａ）〜第１図（ｃ）に
示すチップコンデンサが不用になシ、製造工程を簡略化
することができる。

なお、上述の実施例では三端子マイクロ波半導体累子と
して、電界効果トランジスタや接合型トランジスタなど
種々のトランジスタを用いることができることはもちろ
んである。

以上詳細に説明したように、この発明に係るマイクロ波
混成集積回路によれば部品点数が減少し、作業工程が減
少するため、製造工程が簡略化され、信頼性を向上する
ことができる。また、厚膜コンデンサ構造はセラミック
多層基板技術により容易に作成することができるので実
用性が高いなどの効果がある。

【図面の簡単な説明】

第１図（ａ）、第１図中）および第１図（Ｃ）は従来の
マイクロ波混成集積回路を示す平面図、そのＡ　−Ａ断
面図およびそのｎ−ｉ断面図、第２図は第１図（ａ）〜
第１図（ｅ）の電気的等価回路、第３図（ａ）、第３図
中）および第３図（ｃ）はこの発明に係るマイクロ波混
成集積回路の一実施例を示す平面図、そのＣ−Ｃ断面図
、およびＤ−Ｄ断面図、第４図は第３図（ａ）〜第３図
（ｅ）の電気的等価回路である。 ０）・・・・誘電体基板、（２）・・・・マイクロ波伝
送線路、Ｇ）・・・・ドレイン電極バイアス線路、（４
）・・Φ−ゲート電極バイアス線路、（５）・・・・ソ
ース接地電極、（６）・・・・三端子マイクロ波半導体
素子、（７）・・・・マイクロ波用チップコンデンサ、
（８）・・・・バイアス抵抗、（９）・・・・抵抗端接
地電極、（１Ｇ）・争・・ワイヤ、（１１）・・拳・ソ
ース電位電極、（１２）・・・・接地電極、（１３）・
・・・メタライズスルーホール、（１４）・・・・絶縁
体、（１５）・・・・上部金属、（１６）・・・・想路
。 なお、同一符号は同一または相当部分を示す。 代　理　人　大　岩　増　雄 第１図 （ｂ） ｉ 第２図 第３図 （ｂ） ］Ｚ 第４図 特許庁長官殿 １．事件の表示　特願昭５８−１３３９０２号２、発明
の名称　マイクロ波混成集積回路３、補正をする者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第２頁第１７行の１−抵抗」を［バイアス
抵抗（８）」と補正する。 （２）同書第３頁第１２行の「印加する」を「印加され
る」と補正する。 （３）同書第５頁第３行と第４行の間に次の文を加入す
る。 「なお、第４図は第３図（ａ）〜第３図（ｃ）の電気的
等価回路を示す。」 以上 ４

Claims (1)

1. 【特許請求の範囲】 セラミック基板などの誘電体基板と、上部金属。 絶縁物、下部金属の三層から構成され、この下部金属が
   メタライズスルーホールで接地されて上記誘電体基板上
   に形成される厚膜コンデンサと、この厚膜コンデンサの
   上部金属上にマウントされる三端子マイクロ波半導体素
   子と、上記厚膜コンデンサの上部金属と厚膜メタライズ
   のバイアス抵抗用端子とを接続する厚膜メタライズの線
   路とを備えたことを特徴とするマイクロ波混成集積回路
   。