JPS6362898B2 - - Google Patents
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- JPS6362898B2 JPS6362898B2 JP54075864A JP7586479A JPS6362898B2 JP S6362898 B2 JPS6362898 B2 JP S6362898B2 JP 54075864 A JP54075864 A JP 54075864A JP 7586479 A JP7586479 A JP 7586479A JP S6362898 B2 JPS6362898 B2 JP S6362898B2
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- JP
- Japan
- Prior art keywords
- input
- cell
- buffer
- output
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、ゲートアレイを有するマスタース
ライス方式による半導体集積回路に関し、特にそ
の入出力バツフアセルの改良に関するものであ
る。
ライス方式による半導体集積回路に関し、特にそ
の入出力バツフアセルの改良に関するものであ
る。
第１図は従来より提案されているマスタースラ
イス方式の半導体集積回路の入出力バツフアセル
を示し、１００で示す一点鎖線内部が入出力バツ
フアセルである。１０１は外部パツドで、半導体
集積回路と外部の回路とをボンデイングにより接
続するのに用いられる。１０２は入力用バツフア
アンプ、１０３は入力用バツフアアンプ１０２の
出力と半導体集積回路の内部論理ゲートセル２０
０のある部位とを接続するための論理ゲート接続
端子、１０４はトライステート（高抵抗）動作の
可能な出力用バツフアアンプ、１０５は出力用バ
ツフアアンプ１０４の入力と内部論理ゲートセル
２００のある部位とを接続するための論理ゲート
接続端子、１０６は出力用バツフアアンプ１０４
をトライステート動作で使用する際用いられ、該
アンプ１０４の出力をトライステート状態（高抵
抗状態）に制御するための信号を該アンプ１０４
に供給するための論理ゲート接続端子、１０７は
出力用バツフアアンプ１０４の出力バツフア接続
端子、１０８は外部パツド１０１のパツド接続端
子、１０９は入力用バツフアアンプ１０２の入力
バツフア接続端子であり、これらの端子１０７，
１０８，１０９の結線により、外部パツド１０１
は入力専用、出力専用あるいは双方向用の用途に
使い分けられる。つまり端子１０７と１０８を結
線すると外部パツド１０１は出力専用になり、端
子１０９と１０８を結線すると外部パツド１０１
は入力専用になり、端子１０７，１０８，１０９
を全て結線すると外部パツド１０１は双方向用に
なる。
イス方式の半導体集積回路の入出力バツフアセル
を示し、１００で示す一点鎖線内部が入出力バツ
フアセルである。１０１は外部パツドで、半導体
集積回路と外部の回路とをボンデイングにより接
続するのに用いられる。１０２は入力用バツフア
アンプ、１０３は入力用バツフアアンプ１０２の
出力と半導体集積回路の内部論理ゲートセル２０
０のある部位とを接続するための論理ゲート接続
端子、１０４はトライステート（高抵抗）動作の
可能な出力用バツフアアンプ、１０５は出力用バ
ツフアアンプ１０４の入力と内部論理ゲートセル
２００のある部位とを接続するための論理ゲート
接続端子、１０６は出力用バツフアアンプ１０４
をトライステート動作で使用する際用いられ、該
アンプ１０４の出力をトライステート状態（高抵
抗状態）に制御するための信号を該アンプ１０４
に供給するための論理ゲート接続端子、１０７は
出力用バツフアアンプ１０４の出力バツフア接続
端子、１０８は外部パツド１０１のパツド接続端
子、１０９は入力用バツフアアンプ１０２の入力
バツフア接続端子であり、これらの端子１０７，
１０８，１０９の結線により、外部パツド１０１
は入力専用、出力専用あるいは双方向用の用途に
使い分けられる。つまり端子１０７と１０８を結
線すると外部パツド１０１は出力専用になり、端
子１０９と１０８を結線すると外部パツド１０１
は入力専用になり、端子１０７，１０８，１０９
を全て結線すると外部パツド１０１は双方向用に
なる。
第２図は第１図のバツフアセルを２個使用した
半導体集積回路の一例を示し、この例ではバツフ
アセル１００ａ，１００ｂにおいて、パツド接続
端子１０８を出力バツフア接続端子１０７と接続
し、外部パツド１０１ａ，１０１ｂを集積回路の
外部で接続している。
半導体集積回路の一例を示し、この例ではバツフ
アセル１００ａ，１００ｂにおいて、パツド接続
端子１０８を出力バツフア接続端子１０７と接続
し、外部パツド１０１ａ，１０１ｂを集積回路の
外部で接続している。
従来、マスタースライス方式の半導体集積回路
の入出力バツフアセルは上記のようになつてお
り、１つの外部パツドに、ある定まつた１つある
いは１組のバツフアセルがあらかじめ用意されて
おり、１つの外部パツドが他の外部パツドに対応
するバツフアセルを使用することはできない。従
つて１つの外部回路の信号が２つのバツフアセル
を必要とする時は第２図のように集積回路の外部
で結線しなくてはならず、外部配線が複雑にな
る。又、第２図のように結線した場合には、入力
用バツフアアンプ１０２が使用されず、外部パツ
ド１０１およびバツフアアンプ１０２，１０４を
有効に利用できない等の欠点があつた。
の入出力バツフアセルは上記のようになつてお
り、１つの外部パツドに、ある定まつた１つある
いは１組のバツフアセルがあらかじめ用意されて
おり、１つの外部パツドが他の外部パツドに対応
するバツフアセルを使用することはできない。従
つて１つの外部回路の信号が２つのバツフアセル
を必要とする時は第２図のように集積回路の外部
で結線しなくてはならず、外部配線が複雑にな
る。又、第２図のように結線した場合には、入力
用バツフアアンプ１０２が使用されず、外部パツ
ド１０１およびバツフアアンプ１０２，１０４を
有効に利用できない等の欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、バツフアセル内に
あらかじめ汎用の配線を施すことにより、バツフ
アセルと外部パツドの対応を流動的にして集積回
路外部での配線を簡単にし、また従来の方式では
使用されなかつた入力用バツフアアンプ、出力用
バツフアアンプを他の外部パツドに流用し、バツ
フアセルと外部パツドの有効利用を可能にした入
出力バツフアセルを有する半導体集積回路を提供
することを目的としている。
去するためになされたもので、バツフアセル内に
あらかじめ汎用の配線を施すことにより、バツフ
アセルと外部パツドの対応を流動的にして集積回
路外部での配線を簡単にし、また従来の方式では
使用されなかつた入力用バツフアアンプ、出力用
バツフアアンプを他の外部パツドに流用し、バツ
フアセルと外部パツドの有効利用を可能にした入
出力バツフアセルを有する半導体集積回路を提供
することを目的としている。
以下、この発明の一実施例を図について説明す
る。第３図はこの発明の一実施例による入出力バ
ツフアセルを示し、図において、１１０，１１１
は内部論理ゲート２００の各部位と接続するため
の論理ゲート接続端子、１１２，１１３はこれら
の端子１１０，１１１をバツフア、パツド接続端
子１０７，１０８，１０９と結線する時に使用す
る帰還用端子、１２０，１３１は端子１１０と１
１２、および端子１１１と１１３の間に設けら
れ、出力用バツフアアンプ１０４の出力あるいは
入力用バツフアアンプ１０２の入力を内部論理ゲ
ート２００の各部位に帰還可能に接続するための
固定の帰還用配線である。
る。第３図はこの発明の一実施例による入出力バ
ツフアセルを示し、図において、１１０，１１１
は内部論理ゲート２００の各部位と接続するため
の論理ゲート接続端子、１１２，１１３はこれら
の端子１１０，１１１をバツフア、パツド接続端
子１０７，１０８，１０９と結線する時に使用す
る帰還用端子、１２０，１３１は端子１１０と１
１２、および端子１１１と１１３の間に設けら
れ、出力用バツフアアンプ１０４の出力あるいは
入力用バツフアアンプ１０２の入力を内部論理ゲ
ート２００の各部位に帰還可能に接続するための
固定の帰還用配線である。
第４図は第３図の入出力バツフアセルを使用し
た半導体集積回路の一例を示し、第１のバツフア
回路１００ａのパツド接続端子１０８と入力バツ
フア接続端子１０９を結線し、外部パツド１０１
ａを入力専用パツドとして使用した時、未使用に
なつている出力用バツフアアンプ１０４の出力バ
ツフア接続端子１０７を帰還用端子１１２と結線
し、さらに論理ゲート接続端子１１０と第２のバ
ツフアセル１００ｂの論理ゲート接続端子１１０
を結線し、その第２のバツフアセル１００ｂの帰
還用端子１１２、および出力バツフア、パツド接
続端子１０７，１０８を全て結線することによ
り、第２のバツフアセル１００ｂの外部パツド１
０１ｂは出力専用パツドとして使用できる。又、
残つた未使用の入力用バツフアアンプ１０２は帰
還用端子１１３と入力バツフア接続端子１０９を
結線することにより、他の目的に使用できる。
た半導体集積回路の一例を示し、第１のバツフア
回路１００ａのパツド接続端子１０８と入力バツ
フア接続端子１０９を結線し、外部パツド１０１
ａを入力専用パツドとして使用した時、未使用に
なつている出力用バツフアアンプ１０４の出力バ
ツフア接続端子１０７を帰還用端子１１２と結線
し、さらに論理ゲート接続端子１１０と第２のバ
ツフアセル１００ｂの論理ゲート接続端子１１０
を結線し、その第２のバツフアセル１００ｂの帰
還用端子１１２、および出力バツフア、パツド接
続端子１０７，１０８を全て結線することによ
り、第２のバツフアセル１００ｂの外部パツド１
０１ｂは出力専用パツドとして使用できる。又、
残つた未使用の入力用バツフアアンプ１０２は帰
還用端子１１３と入力バツフア接続端子１０９を
結線することにより、他の目的に使用できる。
また、上記第４図において第２のバツフアセル
１００ｂのパツド接続端子１０８をさらに入力バ
ツフア接続端子１０９あるいは帰還用端子１１３
に接続することにより、その外部パツド１０１ｂ
を双方向用外部パツドとして使用することもでき
る。
１００ｂのパツド接続端子１０８をさらに入力バ
ツフア接続端子１０９あるいは帰還用端子１１３
に接続することにより、その外部パツド１０１ｂ
を双方向用外部パツドとして使用することもでき
る。
なお、上記実施例では、汎用の配線１２０，１
３１を２本有する場合について説明したが、これ
は１本あるいは３本以上有する場合でもよい。
又、出力用バツフアアンプ１０４がトライステー
ト動作可能なものであり、さらに入力用バツフア
アンプ１０２を有する場合について説明したが、
出力用バツフアアンプ１０４はトライステート動
作を有しない場合でもよく、又入力用バツフアア
ンプ１０２を有しないバツフアセル構成でもよ
い。
３１を２本有する場合について説明したが、これ
は１本あるいは３本以上有する場合でもよい。
又、出力用バツフアアンプ１０４がトライステー
ト動作可能なものであり、さらに入力用バツフア
アンプ１０２を有する場合について説明したが、
出力用バツフアアンプ１０４はトライステート動
作を有しない場合でもよく、又入力用バツフアア
ンプ１０２を有しないバツフアセル構成でもよ
い。
又、上記応用例では、バツフアセルを２つ使用
した場合について説明したが、これを３つ以上使
用した場合についても同様の効果が得られる。
した場合について説明したが、これを３つ以上使
用した場合についても同様の効果が得られる。
又、上記実施例では帰還用配線は固定であつた
が、これは必ずしも固定にする必要はなく、必要
に応じてスライス工程において配線するようにし
てもよい。
が、これは必ずしも固定にする必要はなく、必要
に応じてスライス工程において配線するようにし
てもよい。
以上のように、この発明によれば、内部論理ゲ
ートセル、あるいは他のバツフアセルと、外部パ
ツド、入力用バツフアアンプの入力バツフア接続
端子、あるいは出力用バツフアアンプの出力バツ
フア接続端子との間を接続できる汎用の帰還用配
線を入出力バツフアセル内部に設けたので、外部
回路の配線を簡単にでき、又今まで未使用であつ
たバツフアアンプを他に転用でき、マスタースラ
イス方式の半導体集積回路において数の限られた
外部パツドとバツフアセルを有効に利用できる効
果がある。
ートセル、あるいは他のバツフアセルと、外部パ
ツド、入力用バツフアアンプの入力バツフア接続
端子、あるいは出力用バツフアアンプの出力バツ
フア接続端子との間を接続できる汎用の帰還用配
線を入出力バツフアセル内部に設けたので、外部
回路の配線を簡単にでき、又今まで未使用であつ
たバツフアアンプを他に転用でき、マスタースラ
イス方式の半導体集積回路において数の限られた
外部パツドとバツフアセルを有効に利用できる効
果がある。
第１図は従来のマスタースライス方式の半導体
集積回路の入出力バツフアセルの回路構成図、第
２図は第１図のバツフアセルを用いた半導体集積
回路の回路構成図、第３図はこの発明の一実施例
による入出力バツフアセルの回路構成図、第４図
は上記バツフアセルを用いた半導体集積回路の回
路構成図である。 １００…入出力バツフアセル、１０１…外部パ
ツド、１０２…入力用バツフアアンプ、１０３…
論理ゲート接続端子、１０４…出力用バツフアア
ンプ、１０５…論理ゲート接続端子、１０６…論
理ゲート接続端子、１０７…出力バツフア接続端
子、１０８…パツド接続端子、１０９…入力バツ
フア接続端子、１１０，１１１…論理ゲート接続
端子、１１２，１１３…帰還用端子、１２０，１
３１…帰還用配線。なお図中、同一符号は同一又
は相当部分を示す。
集積回路の入出力バツフアセルの回路構成図、第
２図は第１図のバツフアセルを用いた半導体集積
回路の回路構成図、第３図はこの発明の一実施例
による入出力バツフアセルの回路構成図、第４図
は上記バツフアセルを用いた半導体集積回路の回
路構成図である。 １００…入出力バツフアセル、１０１…外部パ
ツド、１０２…入力用バツフアアンプ、１０３…
論理ゲート接続端子、１０４…出力用バツフアア
ンプ、１０５…論理ゲート接続端子、１０６…論
理ゲート接続端子、１０７…出力バツフア接続端
子、１０８…パツド接続端子、１０９…入力バツ
フア接続端子、１１０，１１１…論理ゲート接続
端子、１１２，１１３…帰還用端子、１２０，１
３１…帰還用配線。なお図中、同一符号は同一又
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ アレイ状に配列された内部論理ゲートセルと
このゲートセル群の周辺に配置された入出力バツ
フアセル群とを有するマスタースライス方式の半
導体集積回路において、入力及び出力バツフアア
ンプと、帰還配線とを有する入出力バツフアセル
が複数配列され、 該複数のバツフアセルの各々に対応して外部パ
ツドが設けられ、あるセルの上記出力（あるいは
入力）バツフアアンプの出力（あるいは入力）は
当該セルの帰還配線、当該セルと他のセル間に接
続されたチツプ内配線及び該他のセルの帰還配線
を介して該他のセルに対応して設けられた外部パ
ツドに接続されていることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7586479A JPS561545A (en) | 1979-06-15 | 1979-06-15 | Input/output buffer cell for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7586479A JPS561545A (en) | 1979-06-15 | 1979-06-15 | Input/output buffer cell for semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS561545A JPS561545A (en) | 1981-01-09 |
| JPS6362898B2 true JPS6362898B2 (ja) | 1988-12-05 |
Family
ID=13588535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7586479A Granted JPS561545A (en) | 1979-06-15 | 1979-06-15 | Input/output buffer cell for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS561545A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245755A (en) * | 1975-10-07 | 1977-04-11 | Daikin Ind Ltd | Method for confirming correct quantity of cooling medium in refrigerato r unit |
| JPS57160144A (en) * | 1981-03-27 | 1982-10-02 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS57211248A (en) * | 1981-06-22 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS58197746A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6369336U (ja) * | 1986-10-22 | 1988-05-10 | ||
| JPH0372655A (ja) * | 1990-08-03 | 1991-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| CN104639144B (zh) * | 2013-11-08 | 2018-02-13 | 上海华虹集成电路有限责任公司 | 双向模拟缓冲器电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492871A (ja) * | 1972-04-22 | 1974-01-11 | ||
| JPS492798A (ja) * | 1972-04-26 | 1974-01-11 | ||
| JPS5493344A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS5493376A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1979
- 1979-06-15 JP JP7586479A patent/JPS561545A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS561545A (en) | 1981-01-09 |
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