JPS6365153B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、文字図形信号発生装置に係り、特に
パーソナルコンピユータに好適な文字と図形を重
ね合わせてラスタースキヤン方式で表示できるタ
イプの装置に関する。

現在、急速に普及しつつあるパーソナルコンピ
ユータは、一般にラスタースキヤン型のCRT表
示装置を接続できる。パーソナルコンピユータは
多目的な用途に対応可能とするため、文字と図形
の両方を前記CRT画面上に表示できるものが多
く、中でも文字と図形を重ね合わせて表示できる
タイプのものは表示効果や使い勝手の面で高く評
価されている。このような機能を実現するには従
来第１図に示した構成の回路が一般的であつた。
第１図において、１はクロツク信号発生回路、２
は表示クロツク、３は図形用表示アドレス発生回
路、４は文字用表示アドレス発生回路、５は同期
化回路、６は図形用表示アドレスバス、７は文字
用表示アドレスバス、８は走査線番号信号路、９
と１０は表示用の読み書き可能メモリ（以下
RAMと略す）１１は文字発生器、１２は水平・
垂直同期信号路、１３と１４は並直列変換回路、
１５は合成回路、１６は映像信号路である。次
に、本従来例の動作を説明する。クロツク信号発
生回路１は表示の基本となる表示クロツク２を発
生し同期化回路５を経て図形用表示アドレス発生
回路３および文字用表示アドレス発生回路４に与
える。同期化回路５は前記２つの表示アドレス発
生回路３と４が各フイールドごとに同時に表示ア
ドレスを与えはじめるよう制御すると同時に、水
平・垂直の同期信号も発生する。前記表示アドレ
ス発生回路３，４は前記表示クロツク２を基本ク
ロツクとしてフレーム周期でくり返し表示アドレ
スを発生し、アドレスバス６，７を介して表示用
RAM９，１０に与えている。これらの表示アド
レス発生回路のうち３は図形用で、図形用RAM
９に与える図形用表示アドレス６を発生する。一
方、文字用表示アドレス発生回路４は、文字用表
示RAM１０に与える文字用表示アドレスと、文
字発生器１１に与える走査線番号信号を発生す
る。文字用表示RAM１０は図示せざる中央演算
処理装置（以下CPUと略す）から書き込まれた
文字コードを記憶しており、前記文字用表示アド
レスの入力に応じて当該アドレスの文字コードを
文字発生器１１に出力する。文字発生器１１は、
前記文字コードと、走査線番号信号を入力情報と
し予め記録された文字のパターンを並列に出力す
る。

一方、図形用表示RAM９には、前記図示せざ
るCPUが書き込んだ図形パターンそのものが記
録されており、前記図形用表示アドレスの内容に
従つて順次図形パターンが並列に読み出される。
この並列図形パターンは並直列変換回路１４で、
また前出の並列の文字パターンは並直列変換回路
１３で直列信号に変換され、合成回路１５に入力
され合成あるいは重ね合わされた後、信号路１６
から映像信号としてCRT表示装置等へ出力され
る。

第２図に、実際に文字をCRT画面上に表示し
た場合の表示位置とアドレスの関係の代表的な例
を示した。第２図において、１７は１文字表示領
域、１８の破線は走査線また各１文字表示領域１
７内の＄とともに示した数字は、そこに対応する
表示RAM１０の16進数読み出しアドレスであ
る。第２図の例では、水平方向80文字、垂直方向
25行で、各行は８本の走査線で成り立つている。

次に、第３図に図形パターンの表示とアドレス
の関係について示した。本図において１９は１ア
ドレス領域、２０は１ドツト表示領域である。各
１アドレス領域内の数字は、その位置に対応する
図形用表示RAM９の16進数読み出しアドレスで
ある。この例では、水平方向80アドレス垂直方向
200走査線で、１アドレス当り水平方向に８ドツ
ト１走査線に垂直方向１ドツトを割当てているの
で１画面に水平方向640ドツト、垂直方向に200ド
ツトの細かさで図形を表示することができる。

第２図の文字画面と、第３図の図形画面は走査
線数は等しいので、水平・垂直の同期信号や表示
期間が一致していれば両者の重ね合わせは可能で
ある。

ところで、このような方法で図形と文字の重ね
合わせ表示を行なうと、文字用と図形用それぞれ
に、１画面を表示するのに必要なメモリ容量の複
数倍の表示RAMを用意しておいて、前記表示ア
ドレス発生回路３，４の表示開始アドレスを
CPUで設定し直すことによつて、複数の表示画
面を切換えて表示するページングを図形と文字独
立して行なうことができるという長所がある。そ
の反面、図形用と文字用２つの表示アドレス発生
回路や、両者の同期化回路などが必要となり回路
規模が大きくなつてしまうという欠点がある。

本発明の目的は、上記した従来技術の長所を損
うことなく、従来技術の欠点である回路規模が大
きい点を改善し、かつ図形用表示RAMと文字用
表示RAMの共通化をより容易ならしめる文字図
形表示装置を提供することにある。

上記目的を達成するため、１画面分の文字用の
表示アドレスと、走査線番号信号を図形用の表示
アドレスとしても使用することにより、図形用の
表示アドレス発生回路と文字・図形アドレスの同
期化回路を省略し、かつページングを制御する上
位の表示アドレスは図形用には別にCPUから設
定できるレジスタを得け、その出力を与えること
により解決しようとするものである。

以下、本発明の一実施例を第４図により説明す
る。第４図において、１はクロツク信号発生回
路、２は表示クロツク、４は表示アドレス発生回
路、８は走査線番号信号路、９は図形用表示
RAM、１０は文字用表示RAM、１１は文字発
生器、１２は水平・垂直同期信号路、１３，１４
は並直列変換回路、１５は合成回路、１６は映像
信号路、２１は表示下位アドレスバス、２２は表
示上位アドレスバス、２３は図形表示ページ指定
信号路、２４はCPUデータバス、２５は図形表
示ページ設定レジスタである。上記構成要素のう
ち１〜１６は、第１図において同一番号を符した
構成要素と同じ内容なので説明を省略する。新た
に追加した前記表示下位アドレスは１画面分の文
字用アドレス数Ｎよりも大きい最小の２ⁿ（ｎは
正の整数）アドレスを指定できるビツト数ｎを有
しており、前出の第２図のような画面構成の場合
は、Ｎ＝2.000＜2¹¹＝2.048となりｎ＝11ビツトで
ある。第０〜第10のアドレスビツトはアドレスバ
ス２１を介して図形用表示RAM９と文字用表示
RAM１０の両方に並列に与えられる。前記表示
上位アドレスは前出の表示アドレス発生回路４か
ら出力される表示アドレスのうち前記表示下位ア
ドレス以外の第11〜第15のアドレスでありアドレ
スバス２２を介して文字用表示RAM１０にのみ
与える。図形表示ページ指定信号は、図示せざる
CPUから前記CPUデータバス２４を介して書き
込むことにより、前記図形表示ページ設定レジス
タ２５に設定できる２ビツトの信号で、前記図形
用表示RAM９に第14，15の表示上位アドレスビ
ツトとして入力される。さらに、前記図形用表示
RAM９には、前記走査線番号信号も第11〜第13
表示上位アドレスビツトとして入力されている。
これらの表示アドレス入力に従つて読み出された
表示データが前記文字発生器１１および並直列変
換回路１３，１４を介して直列信号に変換され、
合成回路１５で重ね合わされ、映像信号として出
力されるのは、前出の第１図の説明で述べたとお
りである。この際、文字表示画面と表示アドレス
の関係は、80桁25行表示の場合、第２図と同じで
ある。一方、図形表示画面と表示アドレスの関係
は、第５図に示したように８走査線単位で垂直方
向１走査線ごとに16進数で800ずつ加えたアドレ
スとなるように定めてある。今、前記文字用表示
RAM１０の容量を16Kバイト、図形用表示RAM
９の容量を64Kバイトとすると、１文字画面に必
要な表示RAMは本実施例の場合は2Kバイト弱、
１図形画面に必要な表示RAMは16Kバイト弱な
ので、それぞれ８ページ、４ページの表示画面を
持つことができる。これらのページ切換えは、文
字用表示RAM１０の場合、前出の表示アドレス
発生回路４内の図示せざる表示開始アドレスレジ
スタをCPUにより設定しなおすことにより任意
のページを瞬時に切換えて表示できる。開始アド
レスは１画面分のアドレスである2Kバイトごと
に設定することにより、表示アドレス線の上位ビ
ツトのみがページ切換えにより変化し、第０〜第
10の下位11ビツトには影響しないので、前記図形
用表示RAM９に与えられる表示アドレスには影
響を与えない。一方、図形画面のページ切換え
は、前記図形表示ページ設定レジスタ２５に
CPUから２ビツトのデータを設定し、図形用表
示RAMの上位２ビツトにあたる前記図形表示ペ
ージ指定信号を変化させる事により行なう。この
時、前記文字用表示RAM１０のアドレスには何
ら影響を与えない。従つて、本実施例によれば文
字用と図形用の表示アドレス発生回路を共通化す
ることができ、前出の同期化回路５も省略でき
る。しかも文字表示画面と図形表示画面を重ね合
わせ表示している状態で全く独力に任意の一方を
ページングすることができる。

次に、本発明による第２の実施例を第６図によ
り説明する。第６図において、１，２，４，８，
９，１１，１２，１３，１４，１５，１６，２
１，２２，２３，２４，２５は、同一番号を符し
た第４図の構成要素と同じ名称、機能である。新
たに追加した２６は文字図形共用表示RAM、２
７は上位アドレス切換え回路、２８は複合上位ア
ドレスバス、２９は上位アドレス切換え信号路、
３０は複合表示データバスである。本実施例は、
第１の実施例における図形用表示RAM９と文字
用表示RAM１０を共通化した構成となつてい
る。

以下に本実施例の動作説明を行なう。第６図に
おいて前記上位アドレス切換え回路２７は、前記
クロツク信号発生回路１から出力される上位アド
レス切換信号により、前出の表示アドレス発生回
路４からの文字用の上位アドレスである前記表示
上位アドレスと、図形用の上位アドレスである前
記図形表示ページ指定信号に前記走査線番号信号
を合わせた信号とを切換えて前記複合上位アドレ
スとして前記文字図形共用表示RAM２６に与え
る。前記文字図形共用表示RAM２６には例えば
日立製HM４８６４のような列系アドレスと行系
アドレスを時分割で入力する最も一般的な64Kビ
ツトダイナミツクRAM8個を使用して、64Kバイ
トの容量を持ち、列系アドレスと行系アドレスの
切換え回路も本構成ブロツクに含んでいる。前記
文字図形共用表示RAM２６からは文字用と図形
用の表示データが交互に複合表示データ３０とし
て出力され、前記文字用表示データは前記文字発
生器１１にまた、前記図形用表示データは前記並
直列変換回路１４に入力される。前記文字発生器
１１の出力は前記並直列変換回路１３で文字パタ
ーンの直列信号に変換され、前記合成回路１５で
前記並直列変換回路１４の出力である図形パター
ンの直列信号と重ね合わせ、映像信号として図示
せざるCRT表示装置へ出力する。

次に本実施例における表示アドレスの与え方に
ついて説明する。表示画面構成は前述した第１の
実施例と同じく文字は80桁×25行、図形は640ド
ツト×200ドツトである。前記表示下位アドレス
は第１の実施例と同じく第０〜第10ビツトの11ビ
ツトが直接前記文字図形共用表示RAM２６に与
えられる。文字用の上位アドレスである表示上位
アドレスは第11〜第15のアドレスビツトである
が、このうち第15ビツトは文字用領域を選択する
ため常時“Ｈ”レベルにしてある。一方、図形用
の上位アドレスは前記走査線番号信号を第11〜第
13ビツトに割り当て、第14アドレスビツトは前記
図形表示ページ設定レジスタ２５の出力である前
記図形表示ページ指定信号を割り当てる。第15ア
ドレスビツトは図形用領域を選択するため常時
“Ｌ”レベルを保持する。このようなアドレス割
付けを行なつた結果を第７図のメモリマツプにま
とめた。第７図から明らかなように64Kバイトの
表示領域のうち前半32Kバイトが図形用領域で、
２ページ持つことができる。また、後半32Kバイ
トが文字用領域で16ページ持つことができる。こ
の場合の表示画面とアドレスの関係は、図形用第
０ページの場合は、第５図と全く同じである。文
字用第０ページの場合は第２図のアドレスに＄
8000のオフセツトを付加したものと同じである。

次に本実施例のタイミング関係について、第８
図を用いて説明する。第８図においてａは前記上
位アドレス切換信号の信号波形、ｂは前記64Kビ
ツトダイナミツクRAMへの表示アドレス入力で
３１が行系アドレス、３２が文字用列系アドレ
ス、３３が図形用列系アドレス、ｃが信号、
ｄが信号、３４は文字アドレス取り込みエ
ツジ、３５は図形アドレス取り込みエツジ、ｅは
前記複合表示データ３０の信号波形、３６は文字
コードデータ、３７は図形パターンデータ、ｆは
前記文字発生器１１の出力データ、ｇは並直列変
換回路１３，１４への並列データ取り込み信号で
ある。前記行系アドレス３１には前記表示下位ア
ドレスの11ビツトのうちの第０〜第７ビツト計８
ビツトを、行系アドレスには前記表示下位アドレ
スの残り３ビツトと前記複合上位アドレスの５ビ
ツトを割り当てる。信号は、その立ち上が
りエツジで行系アドレス３１を取り込む信号で前
記クロツク信号発生回路１で作られる。信
号も前記クロツク信号発生回路１で作られる信号
で、その立ち下がりエツジ３４，３５で列系アド
レス３２，３３を取り込む。このように一般的な
ダイナミツクRAMにおいて１つの行系アドレス
に対して２つ以上の列系アドレスを与える使い方
はページモードと呼ばれ、行系アドレスが同一の
場合には１番地あたりのRAMのアクセス時間を
短縮できる特長がある。このようにして与えられ
たアドレスにより読み出された前記文字コードデ
ータ３６は、前記文字発生器１１に取り込まれ第
８図ｆのようなタイミングで文字パターンデータ
を出力する。一方、前記図形パターンデータ３７
も図示したようなタイミングで確定し、前記並列
データ取り込み信号（第８図ｇ）により前記文字
パターンデータが並直列変換回路１３に取り込ま
れるのと同じタイミングで前記並直列変換回路１
４に取り込まれる。

本実施例によれば、第１の実施例で得られた効
果に加えて文字用と図形用のRAMを共用化でき
る上、前記文字コードデータを、同一位置に重ね
合わせて表示する図形パターンデータ３７よりも
早いタイミングで出力可能なので、前記文字発生
回路１１のアクセス時間だけ図形パターンデータ
を保持しておく回路も不要となり、回路規模、原
価を下げることが可能となる。さらに、図形用領
域と文字用領域の比率を比較的柔軟に割り振るこ
とも可能となる。

また、本実施例および第１の実施例は白黒表示
の場合についてのみ述べているが、前出の表示
RAMが並列に複数の系列を持つてカラー表示を
行なう場合にも各系列について同様の処理を行な
えばよいことは自明であろう。

本発明によれば、文字と図形の重ね合わせ表示
と同時に独立にページングが可能であるという従
来の長所を損うことなく図形用表示アドレス発生
回路や同期化回路を省略することができ、かつ図
形用表示RAMと文字用表示RAMの共用化を安
価で大容量のダイナミツクRAMを用いてより容
易に実現可能とする過半数の表示アドレス線の共
通化が行なえるので回路の簡略化やコスト低減の
効果があり、大変経済的である。

【図面の簡単な説明】

第１図は従来技術を説明するための構成図、第
２図、第３図は従来技術を説明するための概念
図、第４図は本発明による第１の実施例を示す構
成図、第５図は第１の実施例を説明するための概
念図、第６図は第２の実施例を示す構成図、第７
図は第２の実施例を説明するためのメモリマツ
プ、第８図は第２の実施例の動作説明を行なうた
めのタイミング図である。 ４…表示アドレス発生回路、９…図形用表示
RAM、１０…文字用表示RAM、２１…表示下
位アドレス、２２…表示上位アドレス、２３…図
形表示ページ指定信号、２５…図形表示ページ設
定レジスタ、２６…文字図形共用表示RAM、２
７…上位アドレス切換え回路、２８…複合上位ア
ドレス。

Claims (1)

1. 【特許請求の範囲】 １ 横方向ｍ×Ｍドツト分、縦方向ｎ×Ｎドツト
   分の図形データを格納し、横方向をＭ分割した１
   分割分のｍドツト分の図形データを１回のアクセ
   スで読みだすことができる図形用表示RAMの出
   力と、 Ｍ行Ｎ列の文字コードを格納する文字用表示
   RAMの出力を受けて、ｍ行ｎ列のドツトパター
   ンを出力するコードパターン変換器の出力とを合
   成して表示する文字図形表示装置であつて、 図形用表示RAMのアドレスと、文字用表示
   RAMのアドレス、コードパターン変換器のアド
   レスの組とを共通の表示アドレス発生回路より発
   生し、図形用表示RAMと文字用表示RAM、コ
   ードパターン変換器の組とを同期してアクセス制
   御することを特徴とする文字図形表示装置。