JPS6421443U - - Google Patents

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JPS6421443U
JPS6421443U JP1988091041U JP9104188U JPS6421443U JP S6421443 U JPS6421443 U JP S6421443U JP 1988091041 U JP1988091041 U JP 1988091041U JP 9104188 U JP9104188 U JP 9104188U JP S6421443 U JPS6421443 U JP S6421443U
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JP
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address
memory
data processing
transmission system
processing device
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0692—Multiconfiguration, e.g. local and global addressing

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)

Description

【図面の簡単な説明】
第１図は、データ処理装置を含む多重伝送シス
テムを略示する構成図、第２図は、本考案の方法
によつて採用されるアドレス形成原理を示す原理
図、第３図は、本考案の方法を第１態様で実施す
るための送信側データ処理装置の回路実施例を示
す構成図、第４図は、本考案の方法を第１態様で
実施するための受信側データ処理装置の回路実施
例を示す構成図、第５図は、本考案の方法を第２
態様で実施するための送信側データ処理装置の回
路実施例を示す構成図である。 １１…バス、１２，１３，１４…プロセツサ・
ユニツト、１５…グローバル・メモリ・ユニツト
、１６…ＤＭＡユニツト、２０…プロセツサ、２
１…内部バス、２２…信号路、２４…比較回路、
２５…内部メモリ、２６…信号路、２７…送信回
路（バス・ドライバ）、２８…シーケンス制御回
路、２９…加算回路、３０…コード化スイツチ、
３１…信号路、３２…信号路、３４…信号路、４
０…信号路、４１…信号受信器、４２…信号路、
４３…アドレス・レジスタ、４４…信号路、４５
…インバータ、４６…信号路、４８…加算回路、
４９…信号路、５０…比較回路、５１…ゲート回
路、５２…信号路、５３…比較回路、５４…信号
路、５５…プロセツサ、５６…インバータ、５９
…加算回路、６０…装置、６１…アンド部材、６
２…インバータ、７０…内部メモリ、７２…比較
回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) データ伝送接続を開始するデータ処理装置
    において所望のデータ処理装置に属するメモリの
    記憶セル・アドレスが形成され、多重伝送システ
    ムに送られ、このアドレスが各データ処理装置で
    受信され、各メモリのアドレス・ボリユームとの
    連携性がチエツクされるように構成されるととも
    に、データ処理装置は内部アドレス・ボリユーム
    の範囲内で所属メモリと交信できるように構成さ
    れた多重伝送システムであつて、多重伝送システ
    ムの各データ処理装置が、データ処理装置メモリ
    の先頭アドレスから始まるすべてのメモリの連続
    的な総アドレス・ボリユームに関してすべてのデ
    ータ処理装置メモリの記憶セル・アドレスを直接
    的に形成する手段と、形成されたそれぞれのアド
    レスを転送前に所属メモリの外部先頭アドレスの
    値だけ増大する手段と、受信されたまたは特定メ
    モリに供給されるアドレスを、このメモリの外部
    先頭アドレス分だけ減少する手段とを備えたこと
    を特徴とする多重伝送システムにおける複数のデ
    ータ処理装置のメモリをアドレスする回路。 (2) 受信されたまたは特定メモリに供給される
    アドレスを、このメモリの外部先頭アドレス分だ
    け減少する手段が、アドレスが所属メモリのアド
    レス・ボリユームに対応するかどうかを確認する
    ため所属メモリのアドレス・ボリユームを表わす
    量と比較し、比較結果に従つてこのアドレスを多
    重伝送システムに送るか、または所属メモリに供
    給する手段を含むことを特徴とする実用新案登録
    請求の範囲第(1)項に記載の多重伝送システムに
    おける複数のデータ処理装置のメモリをアドレス
    する回路。 (3) データ伝送接続を開始するデータ処理装置
    において所望のデータ処理装置に属するメモリの
    記憶セル・アドレスが形成され、多重伝送システ
    ムに送られ、このアドレスが各データ処理装置で
    受信され、各メモリのアドレス・ボリユームとの
    連携性がチエツクされるように構成されるととも
    に、データ処理装置は内部アドレス・ボリユーム
    の範囲内で所属メモリと交信できるように構成さ
    れた多重伝送システムであつて、多重伝送システ
    ムの各データ処理装置が、データ処理装置メモリ
    の先頭アドレスから始まるすべてのメモリの連続
    的な総アドレス・ボリユームに関してすべてのデ
    ータ処理装置メモリの記憶セル・アドレスを直接
    的に形成する手段と、形成されたそれぞれのアド
    レスを転送前に所属メモリの外部先頭アドレスの
    値だけ増大する手段と、受信されたまたは特定メ
    モリに供給されるアドレスを、このメモリの外部
    先頭アドレス分だけ減少する手段と、所属メモリ
    の外部先頭アドレスを表わす量を出力する手段と
    を備えたことを特徴とする実用新案登録請求の範
    囲第(1)項または第(2)項に記載の多重伝送システ
    ムにおける複数のデータ処理装置のメモリをアド
    レスする回路。 (4) 受信されたまたは特定メモリに供給される
    アドレスを、このメモリの外部先頭アドレス分だ
    け減少する手段が、アドレスが所属メモリのアド
    レス・ボリユームに対応するかどうかを確認する
    ため所属メモリのアドレス・ボリユームを表わす
    量と比較し、比較結果に従つてこのアドレスを多
    重伝送システムに送るか、または所属メモリに供
    給する手段を含むことを特徴とする実用新案登録
    請求の範囲第(3)項に記載の多重伝送システムに
    おける複数のデータ処理装置のメモリをアドレス
    する回路。 (5) 外部先頭アドレスを表わす量を出力する手
    段が、機械的または電子的コード化スイツチであ
    ることを特徴とする実用新案登録請求の範囲第(3
    )項または第(4)項に記載の多重伝送システムにお
    ける複数のデータ処理装置のメモリをアドレスす
    る回路。 (6) 外部先頭アドレスを表わす量を出力する手
    段が、レジスタであることを特徴とする実用新案
    登録請求の範囲第(3)項または第(4)項に記載の多
    重伝送システムにおける複数のデータ処理装置の
    メモリをアドレスする回路。
JP1988091041U 1983-01-11 1988-07-11 Expired JPH0138695Y2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE3300699A DE3300699C2 (de) 1983-01-11 1983-01-11 Schaltungsanordnung zum Adressieren der jeweils ein Adreßvolumen aufweisenden Speicher mehrerer datenverarbeitender Einrichtungen in einem Mehrprozessorsystem mit Systembus

Publications (2)

Publication Number Publication Date
JPS6421443U true JPS6421443U (ja) 1989-02-02
JPH0138695Y2 JPH0138695Y2 (ja) 1989-11-20

Family

ID=6188053

Family Applications (2)

Application Number Title Priority Date Filing Date
JP59000924A Pending JPS59144970A (ja) 1983-01-11 1984-01-09 多重伝送システムにおける複数のデ−タ処理装置のメモリをアドレスする方法及び回路
JP1988091041U Expired JPH0138695Y2 (ja) 1983-01-11 1988-07-11

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JP59000924A Pending JPS59144970A (ja) 1983-01-11 1984-01-09 多重伝送システムにおける複数のデ−タ処理装置のメモリをアドレスする方法及び回路

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US (1) US4829420A (ja)
EP (1) EP0115609B1 (ja)
JP (2) JPS59144970A (ja)
DE (2) DE3300699C2 (ja)

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Also Published As

Publication number Publication date
EP0115609A2 (de) 1984-08-15
EP0115609A3 (en) 1985-11-21
JPH0138695Y2 (ja) 1989-11-20
JPS59144970A (ja) 1984-08-20
US4829420A (en) 1989-05-09
DE3300699A1 (de) 1984-07-12
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DE3379919D1 (en) 1989-06-29

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