JPS6153740B2 - - Google Patents
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- Publication number
- JPS6153740B2 JPS6153740B2 JP56143638A JP14363881A JPS6153740B2 JP S6153740 B2 JPS6153740 B2 JP S6153740B2 JP 56143638 A JP56143638 A JP 56143638A JP 14363881 A JP14363881 A JP 14363881A JP S6153740 B2 JPS6153740 B2 JP S6153740B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- logic circuit
- signal current
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/381—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using cryogenic components, e.g. Josephson gates
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、２つの論理信号入力をＡ及びＢ、桁
上げ信号をＣoとするとき、ＡとＢとの排他的論
理和出力（ＡＢ）とＣoとの排他的論理和出力
（ＡＢ）Ｃoが加算出力信号Ｘとして得られ、
且つＡとＢとの論理積出力Ａ・Ｂと（ＡＢ）・
Ｃoとの論理出力（Ａ・Ｂ）＋（ＡＢ）・Ｃoが桁
上げ信号出力Ｃo+1として得られる超電導論理回
路に関する。
上げ信号をＣoとするとき、ＡとＢとの排他的論
理和出力（ＡＢ）とＣoとの排他的論理和出力
（ＡＢ）Ｃoが加算出力信号Ｘとして得られ、
且つＡとＢとの論理積出力Ａ・Ｂと（ＡＢ）・
Ｃoとの論理出力（Ａ・Ｂ）＋（ＡＢ）・Ｃoが桁
上げ信号出力Ｃo+1として得られる超電導論理回
路に関する。
従来、このような機能を呈する超伝導論理回路
が種々提案されているが、高速動作が得られなか
つたり、大なる電力を消費したり、安定な動作が
得られなかつたり、全体が大型、複雑であつたり
し、何れも満足し得るものではなかつた。
が種々提案されているが、高速動作が得られなか
つたり、大なる電力を消費したり、安定な動作が
得られなかつたり、全体が大型、複雑であつたり
し、何れも満足し得るものではなかつた。
よつて、本発明は、そのような欠点のない新規
な、上述した機能を呈する超伝導論理回路を提案
せんとするもので、以下、詳述するところから明
らかとなるであろう。
な、上述した機能を呈する超伝導論理回路を提案
せんとするもので、以下、詳述するところから明
らかとなるであろう。
第１図は、本発明による超伝導論理回路の一例
を、全体として符号Ｑで示し、それぞれ第１、第
２、第３及び第４の端子ａ１，ａ２，ａ３及びａ
４を有する第１、第２、第３及び第４の論理回路
Ｕ１，Ｕ２，Ｕ３及びＵ４を有する。
を、全体として符号Ｑで示し、それぞれ第１、第
２、第３及び第４の端子ａ１，ａ２，ａ３及びａ
４を有する第１、第２、第３及び第４の論理回路
Ｕ１，Ｕ２，Ｕ３及びＵ４を有する。
この場合、論理回路Ｕ１及びＵ３は、(a)端子ａ
１及びａ２の双方に信号電流が２値表示で「１」
（正論理）で入力されたとき、端子ａ３に信号電
流を２値表示で「１」で出力し、端子ａ４に信号
電流を２値表示で「０」で出力し、(b)端子ａ１及
びａ２の何れかを一方に信号電流が２値表示で
「１」で入力され、他方に信号電流が２値表示で
「０」で入力されたとき、端子ａ３に信号電流を
２値表示で「０」で出力し、端子ａ４に信号を２
値表示で「１」で出力し、(c)端子ａ１がａ２の双
方に信号電流が２値表示で「０」で入力されたと
き、第３及び第４の端子の双方に信号電流を
「０」で出力する機構を有する。
１及びａ２の双方に信号電流が２値表示で「１」
（正論理）で入力されたとき、端子ａ３に信号電
流を２値表示で「１」で出力し、端子ａ４に信号
電流を２値表示で「０」で出力し、(b)端子ａ１及
びａ２の何れかを一方に信号電流が２値表示で
「１」で入力され、他方に信号電流が２値表示で
「０」で入力されたとき、端子ａ３に信号電流を
２値表示で「０」で出力し、端子ａ４に信号を２
値表示で「１」で出力し、(c)端子ａ１がａ２の双
方に信号電流が２値表示で「０」で入力されたと
き、第３及び第４の端子の双方に信号電流を
「０」で出力する機構を有する。
論理回路Ｕ１及びＵ３のこのような構成の実施
例は、第２図Ａ及び第２図Ｂに示す構成を有す
る。
例は、第２図Ａ及び第２図Ｂに示す構成を有す
る。
第２Ａ図及び第２Ｂ図に示す構成は、特願昭56
―17682号に第１図及び第４図を伴なつて詳細に
説明されているので、簡単のため、その詳細説明
は、特願昭56―17682号に所載のものを援用す
る。なお、第２図Ａ及び第２図Ｂにおいて、Ｒ
１，Ｒ２，ＲBP、RSは抵抗、Ｊ１及びＪ２はジ
ヨセフソン接合を示す。
―17682号に第１図及び第４図を伴なつて詳細に
説明されているので、簡単のため、その詳細説明
は、特願昭56―17682号に所載のものを援用す
る。なお、第２図Ａ及び第２図Ｂにおいて、Ｒ
１，Ｒ２，ＲBP、RSは抵抗、Ｊ１及びＪ２はジ
ヨセフソン接合を示す。
また、第２及び第４の論理回路Ｕ２及びＵ４
は、(a)端子ａ１及びａ２の双方に信号電流が２値
表示で「１」で入力されたとき、端子ａ３に信号
電流を２値表示で「１」で出力し、(b)端子ａ１に
信号電流が２値表示で「１」で入力され、端子ａ
２に信号電流が「０」で入力されたとき、端子ａ
３に信号電流を２値表示で「０」で出力する構成
を有する。
は、(a)端子ａ１及びａ２の双方に信号電流が２値
表示で「１」で入力されたとき、端子ａ３に信号
電流を２値表示で「１」で出力し、(b)端子ａ１に
信号電流が２値表示で「１」で入力され、端子ａ
２に信号電流が「０」で入力されたとき、端子ａ
３に信号電流を２値表示で「０」で出力する構成
を有する。
論理回路Ｕ２及びＵ４のこのような構成の実施
例は、第３図Ａ〜第３図Ｄに示す構成を有する。
第３図Ａ〜第３図Ｃに示す構成は、特願昭56―
17678号に第１図、第２図及び第４図を伴なつて
詳細に説明されているので、簡単のため、その詳
細説明は特願昭56―17678号に所載のものを援用
する。また、このような構成の他の実施例は、第
３図Ｄに示す構成を有する。第３図Ｄに示す構成
は、特願昭55―78082号に第４図を伴なつて詳細
に説明されているので、簡単のため、その詳細説
明は特願昭55―78082号に所載のものを援用す
る。なお、第３図Ａ〜第３図Ｄにおいて、Ｒ１〜
Ｒ４は抵抗、Ｊ１〜Ｊ３はジヨセフソン接合、Ｌ
はインダクタをそれぞれ示す。
例は、第３図Ａ〜第３図Ｄに示す構成を有する。
第３図Ａ〜第３図Ｃに示す構成は、特願昭56―
17678号に第１図、第２図及び第４図を伴なつて
詳細に説明されているので、簡単のため、その詳
細説明は特願昭56―17678号に所載のものを援用
する。また、このような構成の他の実施例は、第
３図Ｄに示す構成を有する。第３図Ｄに示す構成
は、特願昭55―78082号に第４図を伴なつて詳細
に説明されているので、簡単のため、その詳細説
明は特願昭55―78082号に所載のものを援用す
る。なお、第３図Ａ〜第３図Ｄにおいて、Ｒ１〜
Ｒ４は抵抗、Ｊ１〜Ｊ３はジヨセフソン接合、Ｌ
はインダクタをそれぞれ示す。
しかして、論理回路Ｕ１は、その端子ａ１及び
ａ２がそれぞれ被加算信号Ａ及びＢの供給される
入力端子１１に、端子ａ３が負荷抵抗１８を介し
て桁上げ信号出力端子１６に、端子ａ４が論理回
路Ｕ２の端子ａ２に接続されている。
ａ２がそれぞれ被加算信号Ａ及びＢの供給される
入力端子１１に、端子ａ３が負荷抵抗１８を介し
て桁上げ信号出力端子１６に、端子ａ４が論理回
路Ｕ２の端子ａ２に接続されている。
また、論理回路Ｕ２は、その端子ａ１が、端子
１１及び１２に供給される信号Ａ及びＢが供給さ
れる時点から所定の時間だけ遅延している時点か
らタイミングバイアス信号Ｔ１の供給される入力
端子１３に、端子ａ３が負荷抵抗１９を介して論
理回路Ｕ３の端子ａ１に、端子ａ４が接地に接続
されている。
１１及び１２に供給される信号Ａ及びＢが供給さ
れる時点から所定の時間だけ遅延している時点か
らタイミングバイアス信号Ｔ１の供給される入力
端子１３に、端子ａ３が負荷抵抗１９を介して論
理回路Ｕ３の端子ａ１に、端子ａ４が接地に接続
されている。
さらに、論理回路Ｕ３は、その端子ａ２が桁上
げ信号Ｃoの供給される入力端子１５に、端子ａ
３が負荷抵抗２０を介して桁上げ信号出力端子１
６に、端子ａ４が論理回路Ｕ４の端子ａ２に接続
されている。
げ信号Ｃoの供給される入力端子１５に、端子ａ
３が負荷抵抗２０を介して桁上げ信号出力端子１
６に、端子ａ４が論理回路Ｕ４の端子ａ２に接続
されている。
また、論理回路Ｕ４は、その端子ａ１が上述し
たタイミングバイアス信号Ｔ１が端子１３に供給
される時点から所定の時間だけ遅延せる時点から
タイミングバイアス信号Ｔ２の供給される入力端
子１４に、端子ａ３が負荷抵抗２１を介して加算
出力端子１７に、端子ａ４が接地に接続されてい
る。
たタイミングバイアス信号Ｔ１が端子１３に供給
される時点から所定の時間だけ遅延せる時点から
タイミングバイアス信号Ｔ２の供給される入力端
子１４に、端子ａ３が負荷抵抗２１を介して加算
出力端子１７に、端子ａ４が接地に接続されてい
る。
以上が、本発明による超伝導論理回路の一例構
成である。
成である。
このような構成によれば、論理回路Ｕ１〜Ｕ４
が、上述した構成を有するので、詳細説明は省略
するが、論理回路Ｕ１の端子ａ３及びａ４に、そ
れぞれＡ・Ｂ及び（ＡＢ）の論理出力が得ら
れ、また、論理回路Ｕ２の端子ａ３に（ＡＢ）
の出力が得られ、さらに、論理回路Ｕ３の端子ａ
３に、（ＡＢ）・Ｃoの出力が得られ、論理回路
Ｕ３の端子ａ４に、（ＡＢ）Ｃoの出力が得ら
れる。
が、上述した構成を有するので、詳細説明は省略
するが、論理回路Ｕ１の端子ａ３及びａ４に、そ
れぞれＡ・Ｂ及び（ＡＢ）の論理出力が得ら
れ、また、論理回路Ｕ２の端子ａ３に（ＡＢ）
の出力が得られ、さらに、論理回路Ｕ３の端子ａ
３に、（ＡＢ）・Ｃoの出力が得られ、論理回路
Ｕ３の端子ａ４に、（ＡＢ）Ｃoの出力が得ら
れる。
よつて、出力端子１６に、Ａ・Ｂ＋（ＡＢ）・
Ｃoで表される桁上げ信号Ｃo+1が得られ、また、
出力端子１７に、（ＡＢ）Ｃoで表される加算
出力Ｘが得られる。
Ｃoで表される桁上げ信号Ｃo+1が得られ、また、
出力端子１７に、（ＡＢ）Ｃoで表される加算
出力Ｘが得られる。
上述したように、第１図に示す本発明による超
伝導論理回路によれば、所期の出力を得ることが
でき、そして、冒頭で前述した欠点を有しない。
伝導論理回路によれば、所期の出力を得ることが
でき、そして、冒頭で前述した欠点を有しない。
なお、上述においては、本発明の一例を示した
に留まり、第４図に示すように、第１図で上述し
た構成において、その論理回路Ｕ２の端子ａ３を
論理回路Ｕ３の端子ａ１に、論理回路Ｕ３の端子
ａ２を桁上げ信号入力端子１５に接続するのに代
え、論理回路Ｕ２の端子ａ３を論理回路Ｕ３の端
子ａ２に、論理回路Ｕ３の端子ａ１を桁上げ信号
入力端子１５に接続したことを除いて、第１図の
場合と同様の構成とすることもでき、そして、こ
のような構成にしても、第１図の場合と同様の作
用効果が得られることは明らかであろう。
に留まり、第４図に示すように、第１図で上述し
た構成において、その論理回路Ｕ２の端子ａ３を
論理回路Ｕ３の端子ａ１に、論理回路Ｕ３の端子
ａ２を桁上げ信号入力端子１５に接続するのに代
え、論理回路Ｕ２の端子ａ３を論理回路Ｕ３の端
子ａ２に、論理回路Ｕ３の端子ａ１を桁上げ信号
入力端子１５に接続したことを除いて、第１図の
場合と同様の構成とすることもでき、そして、こ
のような構成にしても、第１図の場合と同様の作
用効果が得られることは明らかであろう。
また、第５図に示すように、第１図及び第４図
で上述した構成の超伝導論理回路の複数Ｑ１，Ｑ
２………を継続接続して、複数ビツトの超伝導論
理回路を構成することもできることは明らかであ
ろう。
で上述した構成の超伝導論理回路の複数Ｑ１，Ｑ
２………を継続接続して、複数ビツトの超伝導論
理回路を構成することもできることは明らかであ
ろう。
第１図は、本発明による超伝導論理回路の一例
を示す系統的接続図である。第２図及び第３図
は、第１図に示す超伝導論理回路に用いる論理回
路の実施例を示す接続図である。第４図は、本発
明による超伝導論理回路の他の例を示す系統的接
続図である。第５図は、本発明による超伝導論理
回路の応用例を示す系統的接続図である。 Ｑ，Ｑ１〜Ｑ４…超伝導論理回路、１１，１２
…被加算信号入力端子、１３，１４…タイミング
バイアス信号入力端子、１５…桁上げ信号入力端
子、１６…桁上げ信号出力端子、１７…加算出力
信号端子、Ｕ１，Ｕ２，Ｕ３，Ｕ４…論理回路、
ａ１，ａ２，ａ３，ａ４…論理回路Ｕ１〜Ｕ４の
端子。
を示す系統的接続図である。第２図及び第３図
は、第１図に示す超伝導論理回路に用いる論理回
路の実施例を示す接続図である。第４図は、本発
明による超伝導論理回路の他の例を示す系統的接
続図である。第５図は、本発明による超伝導論理
回路の応用例を示す系統的接続図である。 Ｑ，Ｑ１〜Ｑ４…超伝導論理回路、１１，１２
…被加算信号入力端子、１３，１４…タイミング
バイアス信号入力端子、１５…桁上げ信号入力端
子、１６…桁上げ信号出力端子、１７…加算出力
信号端子、Ｕ１，Ｕ２，Ｕ３，Ｕ４…論理回路、
ａ１，ａ２，ａ３，ａ４…論理回路Ｕ１〜Ｕ４の
端子。
Claims (1)
- 【特許請求の範囲】 １ それぞれ第１、第２、第３及び第４の端子を
有する第１、第２、第３及び第４の論理回路を有
し、 第１及び第３の論理回路は、(a)その第１及び第
２の端子の双方に信号電流が２値表示で「１」で
入力されたとき、第３の端子に信号電流を２値表
示で「１」で出力し、第４の端子に信号電流を２
値表示で「０」で出力し、(b)第１及び第２の端子
の何れか一方に信号電流が２値表示で「１」で入
力され、他方に信号電流が２値表示で「０」で入
力されたとき、第３の端子に信号電流を２値表示
で「０」で出力し、第４の端子に信号電流を２値
表示で「１」で出力し、(c)第１及び第２の端子の
双方に信号電流が２値表示で「０」で入力された
とき、第３及び第４の端子の双方に信号電流を２
値表示で「０」で出力する構成を有し、 上記第２及び第４の論理回路は、(a)その第１及
び第２の端子の双方に、信号電流が２値表示で
「１」で入力されたとき、第３の端子に信号電流
を２値表示で「１」で出力し、(b)第１の端子に信
号電流が２値表示で「１」で入力され、第２の端
子に信号電流が２値表示に「０」で入力されたと
き、第３の端子に信号電流を２値表示で「０」で
出力する構成を有し、 上記第１の論理回路は、その第１及び第２の端
子がそれぞれ第１及び第２の被加算信号入力端子
に、第３の端子が第１の負荷抵抗を介して桁上げ
信号出力端子に、第４の端子が上記第２の論理回
路の第２の端子に接続され、 上記第２の論理回路は、その第１の端子が第１
のタイミングバイアス入力端子に、第３の端子が
第２の負荷抵抗を介して上記第３の論理回路の第
１または第２の端子に、第４の端子が接地に接続
され、 上記第３の論理回路は、上記第２の論理回路の
第３の端子が上記第２の負荷抵抗を介して当該第
３の論理回路の第１の端子に接続されているか第
２の端子に接続されているかに応じて、第２の端
子または第１の端子が桁上げ信号入力端子に、第
３の端子が第３の負荷抵抗を介して桁上げ信号出
力端子に、第４の端子が上記第４の論理回路の第
２の端子に接続され、 上記第４の論理回路は、その第１の端子が第２
のタイミングバイアス入力端子に、第３の端子が
第４の負荷抵抗を介して加算出力信号端子に、第
４の端子が接地に接続されていることを特徴とす
る超伝導論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143638A JPS5846437A (ja) | 1981-09-11 | 1981-09-11 | 超伝導論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143638A JPS5846437A (ja) | 1981-09-11 | 1981-09-11 | 超伝導論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846437A JPS5846437A (ja) | 1983-03-17 |
| JPS6153740B2 true JPS6153740B2 (ja) | 1986-11-19 |
Family
ID=15343417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56143638A Granted JPS5846437A (ja) | 1981-09-11 | 1981-09-11 | 超伝導論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846437A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4825771B2 (ja) * | 2007-10-22 | 2011-11-30 | 信越ポリマー株式会社 | ウェーハ収納容器およびウェーハのハンドリング方法 |
-
1981
- 1981-09-11 JP JP56143638A patent/JPS5846437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846437A (ja) | 1983-03-17 |
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