JPS6447048U - - Google Patents

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JPS6447048U
JPS6447048U JP14167687U JP14167687U JPS6447048U JP S6447048 U JPS6447048 U JP S6447048U JP 14167687 U JP14167687 U JP 14167687U JP 14167687 U JP14167687 U JP 14167687U JP S6447048 U JPS6447048 U JP S6447048U
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JP
Japan
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switching transistor
memory device
impurity region
wiring layer
stacked capacitor
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JP14167687U
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

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【図面の簡単な説明】
第１図は本考案のメモリ装置の一例を示す断面
図、第２図は本考案のメモリ装置の一例の平面図
、第３図は本考案のメモリ装置の他の一例の断面
図、第４図は従来のメモリ装置の一例の断面図で
ある。 １…シリコン基板、２…スイツチングトランジ
スタ、３…積層型容量、４…半導体配線層、５…
ビツト線、６…不純物領域、８…ゲート電極、１
６…開口部。

Claims (1)

  1. 【実用新案登録請求の範囲】 スイツチングトランジスタと、そのスイツチン
    グトランジスタの一方の不純物領域に接続された
    下部電極及びその下部電極上に形成された上部電
    極からなる積層型容量でメモリセルが構成された
    メモリ装置において、 上記スイツチングトランジスタの他方の不純物
    領域は、上記積層型容量を構成する配線層よりも
    上層とされ且つ上記スイツチングトランジスタの
    ゲート電極上まで引き出されて該ゲート電極上で
    金属配線層からなるビツト線に接続する半導体配
    線層と接続されるメモリ装置。
JP14167687U 1987-09-18 1987-09-18 Pending JPS6447048U (ja)

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JP14167687U JPS6447048U (ja) 1987-09-18 1987-09-18

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JPS6447048U true JPS6447048U (ja) 1989-03-23

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634835A (zh) * 2018-06-21 2019-12-31 三菱电机株式会社 半导体装置及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634835A (zh) * 2018-06-21 2019-12-31 三菱电机株式会社 半导体装置及其制造方法
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