JPS64851B2 - - Google Patents
Info
- Publication number
- JPS64851B2 JPS64851B2 JP57201211A JP20121182A JPS64851B2 JP S64851 B2 JPS64851 B2 JP S64851B2 JP 57201211 A JP57201211 A JP 57201211A JP 20121182 A JP20121182 A JP 20121182A JP S64851 B2 JPS64851 B2 JP S64851B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- node
- junction
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ジヨセフソン接合を用いた高集積論
理回路に関し、とくに３接合電流注入型論理回路
を提供せんとするものである。
理回路に関し、とくに３接合電流注入型論理回路
を提供せんとするものである。
従来２個の接合を用いた第１図ａのような
DCL（Direct Coupled Logic）回路が知られてい
た。これは一般にOR論理機能をもつもので、参
考文献、IEDM Technical Digest（Washington
Ｄ，C.，Dec.3―５，1979）の482―484頁に開示
されている。
DCL（Direct Coupled Logic）回路が知られてい
た。これは一般にOR論理機能をもつもので、参
考文献、IEDM Technical Digest（Washington
Ｄ，C.，Dec.3―５，1979）の482―484頁に開示
されている。
このDCL回路は、入出力しきい値特性が第
１図ｂのように勾配―１の直線で表わされるごと
く利得が小さい、入力端は同図ａで有限のイン
ピーダンスR1によつて接地され入力インピーダ
ンスがゼロにならないため、回路がスイツチする
前の状態で入出力分離がわるい、という欠点を持
つていた。
１図ｂのように勾配―１の直線で表わされるごと
く利得が小さい、入力端は同図ａで有限のイン
ピーダンスR1によつて接地され入力インピーダ
ンスがゼロにならないため、回路がスイツチする
前の状態で入出力分離がわるい、という欠点を持
つていた。
本発明は上記のような従来回路の欠点をなく
し、利得を１から３に増倍すると共に、入力イン
ピーダンスをゼロにできる、新しい回路を提供し
ようとするものである。
し、利得を１から３に増倍すると共に、入力イン
ピーダンスをゼロにできる、新しい回路を提供し
ようとするものである。
以下、本発明を実施例と共に詳細に説明する。
本発明は第２図ａに示すごとく、前記したDCL
回路に加えてその入力端に直列抵抗R0とジヨセ
フソン接合J0を用いた結線をもつている。入力端
は直接接合J0によつて接地されるため、接合J0が
スイツチしない状態（ゼロ電圧状態または超電導
状態）では必ず抵抗ゼロの状態にある。
本発明は第２図ａに示すごとく、前記したDCL
回路に加えてその入力端に直列抵抗R0とジヨセ
フソン接合J0を用いた結線をもつている。入力端
は直接接合J0によつて接地されるため、接合J0が
スイツチしない状態（ゼロ電圧状態または超電導
状態）では必ず抵抗ゼロの状態にある。
この第２図ａの結線の入出力しきい値特性は以
下の３つの方程式によつて記述される。電源電流
をIg、入力電流をI0とする。まず第１の方程式は R1R2／ΣRpRqIg＋I0＞In0 ……(1) と表わされる。ここにIn0は接合J0の最大超電導
トンネル電流をあらわす。また分母の記号ΣRpRq
は次式 ΣRpRq＝R0R1＋R1R2＋R2R0 ……(2) によつて定義される量である。第２の方程式は R1｛（RJ0＋R0）Ig＋RJ0I0｝／RJ0（R1＋R2）＋ΣRpR
q＞In2……(3) である。ここにIn2は接合J2の最大超電導トンネ
ル電流、RJ0は接合J0がスイツチした状態におけ
る接合抵抗の値をあらわす。もし、 RJ0≫R0，R1，R2 ……(4) の近似が許されるならば、(3)式は （R1／R1＋R2）（Ig＋I0）＞In2 ……（3′） によつて近似される。第３の方程式は （RJ0＋R0＋R1）（RJ2＋αR2）Ig−αRJ0R1I0
／RJ2（RJ0＋R0＋R1）＋α｛RJ0（R1＋R2）＋ΣRpRq｝
＞In1……(5) である。ここにIn1は接合J1の最大超電導トンネ
ル電流、RJ2は接合J2がスイツチした状態におけ
る接合抵抗の値をあらわす。また分母、分子に含
まれる記号αは次式 α＝１＋RJ2／RL ……(6) によつて定義される量である。もし、 RJ2≫R0，R1，R2，RL RJ0≫R0，R1，R2，RL ……(7) の近似が許されるならば、(5)式は （RL＋R2）Ig−R1I0／RL＋R1＋R2＞In1……(8) によつて近似される。
下の３つの方程式によつて記述される。電源電流
をIg、入力電流をI0とする。まず第１の方程式は R1R2／ΣRpRqIg＋I0＞In0 ……(1) と表わされる。ここにIn0は接合J0の最大超電導
トンネル電流をあらわす。また分母の記号ΣRpRq
は次式 ΣRpRq＝R0R1＋R1R2＋R2R0 ……(2) によつて定義される量である。第２の方程式は R1｛（RJ0＋R0）Ig＋RJ0I0｝／RJ0（R1＋R2）＋ΣRpR
q＞In2……(3) である。ここにIn2は接合J2の最大超電導トンネ
ル電流、RJ0は接合J0がスイツチした状態におけ
る接合抵抗の値をあらわす。もし、 RJ0≫R0，R1，R2 ……(4) の近似が許されるならば、(3)式は （R1／R1＋R2）（Ig＋I0）＞In2 ……（3′） によつて近似される。第３の方程式は （RJ0＋R0＋R1）（RJ2＋αR2）Ig−αRJ0R1I0
／RJ2（RJ0＋R0＋R1）＋α｛RJ0（R1＋R2）＋ΣRpRq｝
＞In1……(5) である。ここにIn1は接合J1の最大超電導トンネ
ル電流、RJ2は接合J2がスイツチした状態におけ
る接合抵抗の値をあらわす。また分母、分子に含
まれる記号αは次式 α＝１＋RJ2／RL ……(6) によつて定義される量である。もし、 RJ2≫R0，R1，R2，RL RJ0≫R0，R1，R2，RL ……(7) の近似が許されるならば、(5)式は （RL＋R2）Ig−R1I0／RL＋R1＋R2＞In1……(8) によつて近似される。
この回路が駆動できるためには、次の方程式が
成立することが前提条件となる。すなわち、 In0／R1R2＝In1／R2（R0＋R1）＝In2／R0R1 ……(9) が必要である。
成立することが前提条件となる。すなわち、 In0／R1R2＝In1／R2（R0＋R1）＝In2／R0R1 ……(9) が必要である。
条件式(9)を満足する回路パラメータとして本発
明者らは R0＝R1＝R2＝1Ω In0＝In2＝30μA In1＝60μA ……(10) の条件を選んだ。このとき、一実施例として、 RJ0＝RJ2＝567Ω RJ1＝283Ω RL＝8Ω ……(11) に設定した。このときの入出しきい値特性は、
(1)，(3)，(5)式から計算される。結果は第２図ｂに
示すごとく、有効動作範囲（斜線部分）において
勾配―1/3の直線が臨界線となり、利得が３と
DCL回路よりも３倍大きい。
明者らは R0＝R1＝R2＝1Ω In0＝In2＝30μA In1＝60μA ……(10) の条件を選んだ。このとき、一実施例として、 RJ0＝RJ2＝567Ω RJ1＝283Ω RL＝8Ω ……(11) に設定した。このときの入出しきい値特性は、
(1)，(3)，(5)式から計算される。結果は第２図ｂに
示すごとく、有効動作範囲（斜線部分）において
勾配―1/3の直線が臨界線となり、利得が３と
DCL回路よりも３倍大きい。
次に本発明の第２の実施例について説明する。
第２の例では、第３図ａに示すごとく、電源電流
Ig2を第２図ａの結線に追加したものである。区
別のために先の図と同じ電源電流をIg1、新たに
追加した分をIg2と定義する。この回路の入出力
しきい値特性は以下の３つの方程式によつて記述
される。第１の方程式は(1)式と同じであり、 R1R2／ΣRpRqIg1＋I0＞In0 ……(12) である。第２の方程式は R1｛（RJ0＋R0）Ig＋RJ0I0｝／RJ0（R1＋R2）＋ΣRpRq
＞（In2−Ig2） ……（13） である。第３の方程式は （RJ2＋αR2）（RJ0＋R0＋R1）Ig1＋RJ2（RJ0＋R0＋R1
）Ig2−αRJ0R1I0／RJ2（RJ0＋R0＋R1）＋α｛RJ0（R1
＋R2）＋ΣRpRq｝＞In1……（14） である。
第２の例では、第３図ａに示すごとく、電源電流
Ig2を第２図ａの結線に追加したものである。区
別のために先の図と同じ電源電流をIg1、新たに
追加した分をIg2と定義する。この回路の入出力
しきい値特性は以下の３つの方程式によつて記述
される。第１の方程式は(1)式と同じであり、 R1R2／ΣRpRqIg1＋I0＞In0 ……(12) である。第２の方程式は R1｛（RJ0＋R0）Ig＋RJ0I0｝／RJ0（R1＋R2）＋ΣRpRq
＞（In2−Ig2） ……（13） である。第３の方程式は （RJ2＋αR2）（RJ0＋R0＋R1）Ig1＋RJ2（RJ0＋R0＋R1
）Ig2−αRJ0R1I0／RJ2（RJ0＋R0＋R1）＋α｛RJ0（R1
＋R2）＋ΣRpRq｝＞In1……（14） である。
この回路が駆動できるためには、次の方程式が
成立することが前提条件となる。すなわち、 In0／R1R2＝In1／R2（R0＋R1）＝In2−Ig2／R0R1……
（15） が必要である。
成立することが前提条件となる。すなわち、 In0／R1R2＝In1／R2（R0＋R1）＝In2−Ig2／R0R1……
（15） が必要である。
条件式（15）を満足する回路パラメータとして
本発明者らは R0＝R1＝R2＝1Ω In0＝30μA In1＝In2＝60μA Ig2＝30μA ……（16） の条件を選んだ。このとき、一実施例として、 RJ0＝567Ω RJ1＝RJ2＝283Ω RL＝8Ω ……（17） に設定した。このときの入力出力しきい値特性は
(12)，（13），（14）式から計算される。結果は第３
図ｂに示すごとく、有効動作範囲（斜線部分）に
おいて勾配―1/3の直線が臨界線となり、利得が
３とDCL回路よりも３倍大きい。
本発明者らは R0＝R1＝R2＝1Ω In0＝30μA In1＝In2＝60μA Ig2＝30μA ……（16） の条件を選んだ。このとき、一実施例として、 RJ0＝567Ω RJ1＝RJ2＝283Ω RL＝8Ω ……（17） に設定した。このときの入力出力しきい値特性は
(12)，（13），（14）式から計算される。結果は第３
図ｂに示すごとく、有効動作範囲（斜線部分）に
おいて勾配―1/3の直線が臨界線となり、利得が
３とDCL回路よりも３倍大きい。
この第２の実施例は第１の実施例くらべて動作
マージンが広い。すなわち、第１の実施例ではIg
の設定可能範囲が90μAのうちの27％であるのに
対し、第２の実施例では120μAのうちの38％に増
大している。さらに出力電流も大きくできること
は明らかである。
マージンが広い。すなわち、第１の実施例ではIg
の設定可能範囲が90μAのうちの27％であるのに
対し、第２の実施例では120μAのうちの38％に増
大している。さらに出力電流も大きくできること
は明らかである。
以上述べたごとく本発明によれば、比較的少な
い接合の使用個数において、高利得、入出力
分離完全、という特長をもつ、ジヨセフソン論理
回路を構成できる。このため、ジヨセフソン接合
を使用する超高速計算機への適用が期待できる。
い接合の使用個数において、高利得、入出力
分離完全、という特長をもつ、ジヨセフソン論理
回路を構成できる。このため、ジヨセフソン接合
を使用する超高速計算機への適用が期待できる。
第１図は従来公知のDCL回路の結線ａとその
入出力特性のしきい値ｂを示す図、第２図は本発
明の１実施例の回路の結線図とそのしきい値特性
を示す図、第３図は本発明の他実施例の回路の結
線図とそのしきい値特性を示す図である。 １…入力端、２…ブリツジ形回路の一端、３…
電源端、４…出力端、R0…入力抵抗、R1…ブリ
ツジの第２辺にある抵抗、R2…ブリツジの第３
辺にある抵抗、RL…負荷抵抗、J0…入力端にあ
るジヨセフソン接合、J1…ブリツジの第１辺にあ
る抵抗、J2…ブリツジの第４辺にある抵抗、I0…
入力（信号）電流、Ig…電源電流、Ig1…第１の電
源電流、Ig1…第２の電源電流、In1…接合J1の最
大超電導トンネル電流、In2…接合J2の最大超電
導トンネル電流。
入出力特性のしきい値ｂを示す図、第２図は本発
明の１実施例の回路の結線図とそのしきい値特性
を示す図、第３図は本発明の他実施例の回路の結
線図とそのしきい値特性を示す図である。 １…入力端、２…ブリツジ形回路の一端、３…
電源端、４…出力端、R0…入力抵抗、R1…ブリ
ツジの第２辺にある抵抗、R2…ブリツジの第３
辺にある抵抗、RL…負荷抵抗、J0…入力端にあ
るジヨセフソン接合、J1…ブリツジの第１辺にあ
る抵抗、J2…ブリツジの第４辺にある抵抗、I0…
入力（信号）電流、Ig…電源電流、Ig1…第１の電
源電流、Ig1…第２の電源電流、In1…接合J1の最
大超電導トンネル電流、In2…接合J2の最大超電
導トンネル電流。
Claims (1)
- １ 第１のジヨセフソン接合J1の第１の端子と第
２の抵抗R2の第１の端子とは共通に第１の節点
に接続され、上記第１のジヨセフソン接合の第２
の端子と第１の抵抗R1の第１の端子とは共通に
第２の節点に接続され、上記第２の抵抗の第２の
端子と第２のジヨセフソン接合J2の第１の端子と
は共通に第３の節点に接続され、上記第１の抵抗
の第２の端子と上記第２のジヨセフソン接合の第
２の端子とは共通に接地され、入力抵抗R0の第
１の端子は上記第２の節点に接続され、入力抵抗
の第２の端子と第３のジヨセフソン接合J0の第１
の端子とは共通に第４の節点に接続され、上記第
３のジヨセフソン接合の第２の端子は接地され、
上記第１の節点に電流源Igが接続され、上記第４
の節点に入力電流源I0が接続され、上記第３の節
点に負荷抵抗RLが接続されていることを特徴と
する３接合電流注入型ジヨセフソン論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201211A JPS5991727A (ja) | 1982-11-18 | 1982-11-18 | ３接合電流注入型ジヨセフソン論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201211A JPS5991727A (ja) | 1982-11-18 | 1982-11-18 | ３接合電流注入型ジヨセフソン論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5991727A JPS5991727A (ja) | 1984-05-26 |
| JPS64851B2 true JPS64851B2 (ja) | 1989-01-09 |
Family
ID=16437187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201211A Granted JPS5991727A (ja) | 1982-11-18 | 1982-11-18 | ３接合電流注入型ジヨセフソン論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991727A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188235A (ja) * | 1983-04-11 | 1984-10-25 | Nec Corp | ジヨセフソン効果を用いた電流注入型論理ゲ−ト回路 |
| US5233243A (en) * | 1991-08-14 | 1993-08-03 | Westinghouse Electric Corp. | Superconducting push-pull flux quantum logic circuits |
-
1982
- 1982-11-18 JP JP57201211A patent/JPS5991727A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5991727A (ja) | 1984-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63240126A (ja) | ＢｉＭＯＳ論理回路 | |
| JPS5942495B2 (ja) | 負性抵抗回路 | |
| US5406142A (en) | Level shifting low to high supply voltage interface circuit | |
| JPS64851B2 (ja) | ||
| EP0508636A2 (en) | Analog-to-digital converter comparator circuit | |
| JPS60817B2 (ja) | 相補型エミツタ・フオロワ回路 | |
| JPS5840945U (ja) | ３ジヨセフソン接合直結形分離回路 | |
| JPS59108430A (ja) | ２値−３値変換回路 | |
| CN217445246U (zh) | 电压比较器及其电流极限控制电路 | |
| JPS625725A (ja) | スイツチング電界効果トランジスタの制御ゲ−トに論理信号を加える論理回路 | |
| JPS61157115A (ja) | 「シユートスルー」電流抑制手段を具備したｃｍｏｓ | |
| JP2737729B2 (ja) | Ｅｃｌ回路 | |
| JP3361605B2 (ja) | 半導体集積回路装置 | |
| JPS596528B2 (ja) | シユツリヨクバツフアカイロ | |
| JPS6134690B2 (ja) | ||
| JPH06112737A (ja) | スルーレート増大回路 | |
| JP2806654B2 (ja) | バイアス回路 | |
| JPS60217709A (ja) | 演算増幅回路 | |
| JPH048661Y2 (ja) | ||
| JPS60153638A (ja) | スイツチング回路 | |
| KR0153615B1 (ko) | 등화동작이 개선된 센스앰프회로 | |
| JP2754552B2 (ja) | コンパレータ | |
| SU1270873A1 (ru) | Выходной каскад усилител с индуктивной нагрузкой | |
| JPS6126966Y2 (ja) | ||
| JPS5945296B2 (ja) | 相補形ｍｏｓ論理回路 |