JP2000222010A - シーケンス制御用マイクロコントローラ - Google Patents
シーケンス制御用マイクロコントローラInfo
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/045—Program control other than numerical control, i.e. in sequence controllers or logic controllers using logic state machines, consisting only of a memory or a programmable logic device containing the logic for the controlled machine and in which the state of its outputs is dependent on the state of its inputs or part of its own output states, e.g. binary decision controllers, finite state controllers
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/23—Pc programming
- G05B2219/23289—State logic control, finite state, tasks, machine, fsm
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B7/00—Recording or reproducing by optical means, e.g. recording using a thermal beam of optical radiation by modifying optical properties or the physical structure, reproducing using an optical beam at lower power by sensing optical properties; Record carriers therefor
- G11B7/08—Disposition or mounting of heads or light sources relatively to record carriers
- G11B7/09—Disposition or mounting of heads or light sources relatively to record carriers with provision for moving the light beam or focus plane for the purpose of maintaining alignment of the light beam relative to the record carrier during transducing operation, e.g. to compensate for surface irregularities of the latter or for track following
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- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 内部に簡単なハードウエアを設けることで処
理すべきプログラムステップ数を削減して、従前から使
用されている汎用のマイクロプロセッサを用いて、複雑
なシーケンスで、かつ複数のチャネルの処理を行うこ
と。 【解決手段】 プログラム可能で、状態遷移によりシー
ケンスを制御するシーケンス制御用マイクロコントロー
ラであって、各処理チャネル毎に次のサンプリング周期
に処理すべき状態を保持する状態レジスタを有し、サン
プリングクロック及びチャネル処理要求を受けて、各チ
ャネルの処理を前記状態レジスタに保持されている状態
に応じたプログラムでサンプリング周期毎に実行する。
理すべきプログラムステップ数を削減して、従前から使
用されている汎用のマイクロプロセッサを用いて、複雑
なシーケンスで、かつ複数のチャネルの処理を行うこ
と。 【解決手段】 プログラム可能で、状態遷移によりシー
ケンスを制御するシーケンス制御用マイクロコントロー
ラであって、各処理チャネル毎に次のサンプリング周期
に処理すべき状態を保持する状態レジスタを有し、サン
プリングクロック及びチャネル処理要求を受けて、各チ
ャネルの処理を前記状態レジスタに保持されている状態
に応じたプログラムでサンプリング周期毎に実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、各種のシーケンス
制御を行うシーケンス制御用マイクロコントローラに関
する。
制御を行うシーケンス制御用マイクロコントローラに関
する。
【０００２】
【従来の技術】従来より、光ディスクシステムのディジ
タルサーボ等、各種のシーケンス制御を行うために、マ
イクロプロセッサが広く用いられている。そして、この
ためのシーケンスを表記する手法としてタイムチャート
方式があるが、シーケンス処理すべき対象数が多いとき
などには必ずしも理解しやすいとは言えない。そこで現
象をより直視的に把握する表記法として状態遷移図を用
いることが一般的に行われており、マイクロプロセッサ
においてはその状態遷移をプログラム化することにより
シーケンス制御を実現している。
タルサーボ等、各種のシーケンス制御を行うために、マ
イクロプロセッサが広く用いられている。そして、この
ためのシーケンスを表記する手法としてタイムチャート
方式があるが、シーケンス処理すべき対象数が多いとき
などには必ずしも理解しやすいとは言えない。そこで現
象をより直視的に把握する表記法として状態遷移図を用
いることが一般的に行われており、マイクロプロセッサ
においてはその状態遷移をプログラム化することにより
シーケンス制御を実現している。
【０００３】また、シーケンスはある一定時間間隔のサ
ンプリング周期で処理されるのが通常であり、そのため
にタイマ割り込みを用いるかあるいはプログラムの実行
サイクルを計算してソフトウエア的に時間間隔を作り出
すなどの方法が採られてきた。
ンプリング周期で処理されるのが通常であり、そのため
にタイマ割り込みを用いるかあるいはプログラムの実行
サイクルを計算してソフトウエア的に時間間隔を作り出
すなどの方法が採られてきた。
【０００４】図６はそのような従来のマイクロプロセッ
サを用いたシーケンス制御システムの構成図であり、図
７は各チャネル毎の状態遷移を示す状態遷移図である。
サを用いたシーケンス制御システムの構成図であり、図
７は各チャネル毎の状態遷移を示す状態遷移図である。
【０００５】図６において、タイマ６４で一定時間間隔
Ｔｓ毎に発生されるサンプリングパルスにより割り込み
コントローラ６３を起動する。プログラムメモリ６２は
シーケンス制御用のプログラムが状態遷移図に対応して
メモリされている。この状態遷移図は図７に示されるよ
うに、シーケンス制御されるチャネルＣＨ０〜ＣＨｎ毎
に形成されており、各チャネルにおいて複数のステート
（ＣＨ０の例では、ステート０〜ステート２）と状態の
遷移（ＣＨ０の例では、（ａ）〜（ｇ））を持ってい
る。また、入出力ポート６５は外部からの情報入力を受
け取ると共に、外部への制御信号を出力する。
Ｔｓ毎に発生されるサンプリングパルスにより割り込み
コントローラ６３を起動する。プログラムメモリ６２は
シーケンス制御用のプログラムが状態遷移図に対応して
メモリされている。この状態遷移図は図７に示されるよ
うに、シーケンス制御されるチャネルＣＨ０〜ＣＨｎ毎
に形成されており、各チャネルにおいて複数のステート
（ＣＨ０の例では、ステート０〜ステート２）と状態の
遷移（ＣＨ０の例では、（ａ）〜（ｇ））を持ってい
る。また、入出力ポート６５は外部からの情報入力を受
け取ると共に、外部への制御信号を出力する。
【０００６】そして、マイクロプロセッサ６１は割り込
みコントローラ６３からの信号を受けて起動し、割り込
み処理プログラムを処理し、当該周期のシーケンス制御
を開始する。その際、入出力ポート６５からの外部情
報、及びプログラムメモリ６２からの各チャネルの状態
を認識して、次に処理すべき内容を判断し、処理すべき
プログラムを特定する。そして、そのプログラム命令に
従って、各チャネル毎にその周期に実行すべきステップ
毎の処理を行っていく。すべてのチャネルについての各
ステップの処理は、当該周期の時間Ｔｓ内に終了され
る。
みコントローラ６３からの信号を受けて起動し、割り込
み処理プログラムを処理し、当該周期のシーケンス制御
を開始する。その際、入出力ポート６５からの外部情
報、及びプログラムメモリ６２からの各チャネルの状態
を認識して、次に処理すべき内容を判断し、処理すべき
プログラムを特定する。そして、そのプログラム命令に
従って、各チャネル毎にその周期に実行すべきステップ
毎の処理を行っていく。すべてのチャネルについての各
ステップの処理は、当該周期の時間Ｔｓ内に終了され
る。
【０００７】
【発明が解決しようとする課題】このような従来のシー
ケンス制御システムでは、シーケンスが複雑化してき
て、かつ複数のチャネルの処理を行う場合には、割り込
み処理プログラムの起動・処理とか、割り込み発生後の
プログラム上での現在のステートの認識及び次に処理す
るべき内容の判断などを必要とするから、プログラムの
処理ステップが膨大になる。したがって、従来から採用
されてきている汎用のマイクロプロセッサでは、この膨
大なステップのプログラムを限られた時間間隔Ｔｓ内で
処理することが困難になってきている。また、従来のシ
ーケンス制御システムで対応しようとすると、動作速度
（周波数）を上げたより高級なプロセッサを使用した
り、或いは外付けハードウエアを併用するなどの対策が
必要となる。
ケンス制御システムでは、シーケンスが複雑化してき
て、かつ複数のチャネルの処理を行う場合には、割り込
み処理プログラムの起動・処理とか、割り込み発生後の
プログラム上での現在のステートの認識及び次に処理す
るべき内容の判断などを必要とするから、プログラムの
処理ステップが膨大になる。したがって、従来から採用
されてきている汎用のマイクロプロセッサでは、この膨
大なステップのプログラムを限られた時間間隔Ｔｓ内で
処理することが困難になってきている。また、従来のシ
ーケンス制御システムで対応しようとすると、動作速度
（周波数）を上げたより高級なプロセッサを使用した
り、或いは外付けハードウエアを併用するなどの対策が
必要となる。
【０００８】本発明は、高級なプロセッサを使用した
り、外付けハードウエアを併用したりすることなく、内
部に簡単なハードウエアを設けることで処理すべきプロ
グラムステップ数を削減して、従前から使用されている
汎用のマイクロプロセッサを用いて、複雑なシーケンス
で、かつ複数のチャネルの処理を行うことができる、シ
ーケンス制御用マイクロコントローラを提供することを
目的とする。
り、外付けハードウエアを併用したりすることなく、内
部に簡単なハードウエアを設けることで処理すべきプロ
グラムステップ数を削減して、従前から使用されている
汎用のマイクロプロセッサを用いて、複雑なシーケンス
で、かつ複数のチャネルの処理を行うことができる、シ
ーケンス制御用マイクロコントローラを提供することを
目的とする。
【０００９】
【課題を解決するための手段】請求項１のシーケンス制
御用マイクロコントローラは、プログラム可能で、状態
遷移によりシーケンスを制御するシーケンス制御用マイ
クロコントローラであって、各処理チャネル毎に次のサ
ンプリング周期に処理すべき状態を保持する状態レジス
タを有し、サンプリングクロック及びチャネル処理要求
を受けて、各チャネルの処理を前記状態レジスタに保持
されている状態に応じたプログラムでサンプリング周期
毎に実行する、ことを特徴とする。
御用マイクロコントローラは、プログラム可能で、状態
遷移によりシーケンスを制御するシーケンス制御用マイ
クロコントローラであって、各処理チャネル毎に次のサ
ンプリング周期に処理すべき状態を保持する状態レジス
タを有し、サンプリングクロック及びチャネル処理要求
を受けて、各チャネルの処理を前記状態レジスタに保持
されている状態に応じたプログラムでサンプリング周期
毎に実行する、ことを特徴とする。
【００１０】この構成によれば、各チャネルで処理すべ
き状態値を保持した状態レジスタを用いていることによ
り、状態遷移図を表現するのに最適なアーキテクチャと
なるため、高速のマイクロプロセッサを用いることな
く、効率的なシーケンスを組むことができる。
き状態値を保持した状態レジスタを用いていることによ
り、状態遷移図を表現するのに最適なアーキテクチャと
なるため、高速のマイクロプロセッサを用いることな
く、効率的なシーケンスを組むことができる。
【００１１】
【発明の実施の形態】本発明の実施例について、図１〜
図５を参照して説明する。図１は、本発明の実施例に係
るサーボシーケンス制御用マイクロコントローラの構成
を示す図であり、図２はプログラムメモリのマップを示
す図であり、図３はプログラム例を説明するための簡単
な状態遷移図であり、図４及び図５は動作タイミングを
示す図である。
図５を参照して説明する。図１は、本発明の実施例に係
るサーボシーケンス制御用マイクロコントローラの構成
を示す図であり、図２はプログラムメモリのマップを示
す図であり、図３はプログラム例を説明するための簡単
な状態遷移図であり、図４及び図５は動作タイミングを
示す図である。
【００１２】図１において、バスライン１，演算レジス
タＡ２、演算レジスタＢ３、汎用レジスタＴ４，フラグ
レジスタ５，演算論理ユニット６，および外部メモリＩ
／Ｆ７で通常のマイクロプロセッサを構成している。
タＡ２、演算レジスタＢ３、汎用レジスタＴ４，フラグ
レジスタ５，演算論理ユニット６，および外部メモリＩ
／Ｆ７で通常のマイクロプロセッサを構成している。
【００１３】プログラムカウンタＰ８は、プログラムの
処理の進行に応じて種々のアドレス値を記憶し、必要時
に出力する。状態レジスタＳ９は、各処理チャネル毎に
設けられており、それぞれ各チャネルで次に処理すべき
状態を保持している。アドレスカウンタ１０は、プログ
ラムカウンタＰ８にアドレスを記憶させると共に、プロ
グラムカウンタＰ８に記憶されているアドレスと状態レ
ジスタＳ９に保存されている状態値を受けてプログラム
メモリＩ／Ｆ１１にアドレスを出力する。
処理の進行に応じて種々のアドレス値を記憶し、必要時
に出力する。状態レジスタＳ９は、各処理チャネル毎に
設けられており、それぞれ各チャネルで次に処理すべき
状態を保持している。アドレスカウンタ１０は、プログ
ラムカウンタＰ８にアドレスを記憶させると共に、プロ
グラムカウンタＰ８に記憶されているアドレスと状態レ
ジスタＳ９に保存されている状態値を受けてプログラム
メモリＩ／Ｆ１１にアドレスを出力する。
【００１４】プログラムメモリＩ／Ｆ１１は、図２のプ
ログラムメモリにプログラムアドレスPRGADRを出力する
と共に、プログラムメモリからプログラムデータPRGDAT
を受ける。命令デコーダ１２は、プログラムデータPRGD
ATをプログラムメモリＩ／Ｆ１１から受けて、デコード
し、コントローラ１３に供給する。
ログラムメモリにプログラムアドレスPRGADRを出力する
と共に、プログラムメモリからプログラムデータPRGDAT
を受ける。命令デコーダ１２は、プログラムデータPRGD
ATをプログラムメモリＩ／Ｆ１１から受けて、デコード
し、コントローラ１３に供給する。
【００１５】コントローラ１３は、すべての構成要素、
ブロックと結合されており、サンプリングクロックSMPC
LK、チャネル処理要求CHAENBを受けると共に、チャネル
ステータスCHASTを出力する。またコントローラ１３に
は、サンプリングクロックSMPCLKが直接供給され、その
立ち上がりを監視し、サンプリングクロックSMPCLKが立
ち上がると、コントローラ１３はその時点でのチャネル
処理要求CHAENBの立っているチャネルを判別する。チャ
ネル処理要求CHAENBの立っているチャネルが複数あれ
ば、予め定められている順にプログラム処理を行う。
ブロックと結合されており、サンプリングクロックSMPC
LK、チャネル処理要求CHAENBを受けると共に、チャネル
ステータスCHASTを出力する。またコントローラ１３に
は、サンプリングクロックSMPCLKが直接供給され、その
立ち上がりを監視し、サンプリングクロックSMPCLKが立
ち上がると、コントローラ１３はその時点でのチャネル
処理要求CHAENBの立っているチャネルを判別する。チャ
ネル処理要求CHAENBの立っているチャネルが複数あれ
ば、予め定められている順にプログラム処理を行う。
【００１６】本実施例ではチャネル数は１６としてお
り、処理チャネルとしては例えば、サーボオフセット調
整、オープンループゲイン調整などといったものが挙げ
られる。状態レジスタＳ９はこのチャネル数に応じて１
６設けられ、またチャネル処理要求CHAENB及びチャネル
ステータスCHASTはチャネル数に応じて１６ビットとさ
れている。また、本実施例では、サンプリングクロック
SMPCLKは８８ＫＨｚ、システムクロックSYSCLKは３４Ｍ
Ｈｚである。
り、処理チャネルとしては例えば、サーボオフセット調
整、オープンループゲイン調整などといったものが挙げ
られる。状態レジスタＳ９はこのチャネル数に応じて１
６設けられ、またチャネル処理要求CHAENB及びチャネル
ステータスCHASTはチャネル数に応じて１６ビットとさ
れている。また、本実施例では、サンプリングクロック
SMPCLKは８８ＫＨｚ、システムクロックSYSCLKは３４Ｍ
Ｈｚである。
【００１７】図２のプログラムメモリは、各アドレスが
８ビットで構成されており、チャネル０〜チャネル１５
の各スタートアドレスが配置されたシステムエリアと、
各チャネル毎に、状態アドレスとプログラムデータPRGD
ATが配置されたチャネルエリア、を有している。
８ビットで構成されており、チャネル０〜チャネル１５
の各スタートアドレスが配置されたシステムエリアと、
各チャネル毎に、状態アドレスとプログラムデータPRGD
ATが配置されたチャネルエリア、を有している。
【００１８】次に、本発明の実施例で用いられるプログ
ラムの例を、図３の簡単な状態遷移図に対応して記載す
ると、次の通りとなる。 ：Ｓｔａｔｅ−０ ・命令群 ＪＥＱ Ｌａｂｅｌ１ ←条件分岐 ＳＴＰ ０ ←次も同じ状態のプログラムを実行(ａ) ：Ｌａｂｅｌ１ ＳＴＰ １ ←次は状態１に遷移してプログラムを実行(ｂ) ：Ｓｔａｔｅ−１ ・命令群 ＪＥＱ Ｌａｂｅｌ２ ←条件分岐 ＳＴＰ １ ←次も同じ状態のプログラムを実行(ｃ) ：Ｌａｂｅｌ２ ＳＴＰ ０ ←次は状態０に遷移してプログラムを実行(ｄ)
ラムの例を、図３の簡単な状態遷移図に対応して記載す
ると、次の通りとなる。 ：Ｓｔａｔｅ−０ ・命令群 ＪＥＱ Ｌａｂｅｌ１ ←条件分岐 ＳＴＰ ０ ←次も同じ状態のプログラムを実行(ａ) ：Ｌａｂｅｌ１ ＳＴＰ １ ←次は状態１に遷移してプログラムを実行(ｂ) ：Ｓｔａｔｅ−１ ・命令群 ＪＥＱ Ｌａｂｅｌ２ ←条件分岐 ＳＴＰ １ ←次も同じ状態のプログラムを実行(ｃ) ：Ｌａｂｅｌ２ ＳＴＰ ０ ←次は状態０に遷移してプログラムを実行(ｄ)
【００１９】このプログラム例は、特定のチャネルに対
するものであり、したがってこのようなプログラムが各
チャネルに対応して、プログラムメモリの各チャネルエ
リアに記述されている。命令のところには、この状態で
処理すべき命令群を記述する。条件分岐としては、レジ
スタ値の比較やビットテストの結果に対して分岐するか
どうか判断する命令を用意する。
するものであり、したがってこのようなプログラムが各
チャネルに対応して、プログラムメモリの各チャネルエ
リアに記述されている。命令のところには、この状態で
処理すべき命令群を記述する。条件分岐としては、レジ
スタ値の比較やビットテストの結果に対して分岐するか
どうか判断する命令を用意する。
【００２０】さて、図３の状態遷移図では、初期状態は
「ステート０」となっているから、このチャネルのステ
ート０に応じたプログラム命令に基づいて所要の処理が
行われる。このプログラム命令の処理が終わると、条件
分岐を見て、次のサンプリング周期にも同じ状態「ステ
ート０」のプログラムを実行するか（ａ）、次の状態
「ステート１」のプログラムを実行するか（ｂ）を決定
し、当該チャネルの状態レジスタＳ９の状態を書き換え
る。
「ステート０」となっているから、このチャネルのステ
ート０に応じたプログラム命令に基づいて所要の処理が
行われる。このプログラム命令の処理が終わると、条件
分岐を見て、次のサンプリング周期にも同じ状態「ステ
ート０」のプログラムを実行するか（ａ）、次の状態
「ステート１」のプログラムを実行するか（ｂ）を決定
し、当該チャネルの状態レジスタＳ９の状態を書き換え
る。
【００２１】次のサンプリング周期において、このチャ
ネルの状態レジスタＳ９の状態に応じて、すなわち状態
「ステート０」又は状態「ステート１」に応じて、同様
にプログラム処理が行われていく。
ネルの状態レジスタＳ９の状態に応じて、すなわち状態
「ステート０」又は状態「ステート１」に応じて、同様
にプログラム処理が行われていく。
【００２２】このように構成されるサーボシーケンス制
御用マイクロコントローラの動作について、図４，図５
の動作タイミング図を参照しつつ、具体的に説明する。
御用マイクロコントローラの動作について、図４，図５
の動作タイミング図を参照しつつ、具体的に説明する。
【００２３】まず、サンプリングクロックSMPCLK到来直
後の動作タイミングを示す図４を参照する。サーボシー
ケンス制御は、サンプリングクロックSMPCLKの立ち上が
りによって開始されるから、サンプリングクロックSMPC
LKが直接供給されるコントローラ１３でその立ち上がり
を監視し、サンプリングクロックSMPCLKの立ち上がりを
待つ。すなわち、サンプリングクロックSMPCLKが直接供
給され、ハード的にプログラムが起動される。
後の動作タイミングを示す図４を参照する。サーボシー
ケンス制御は、サンプリングクロックSMPCLKの立ち上が
りによって開始されるから、サンプリングクロックSMPC
LKが直接供給されるコントローラ１３でその立ち上がり
を監視し、サンプリングクロックSMPCLKの立ち上がりを
待つ。すなわち、サンプリングクロックSMPCLKが直接供
給され、ハード的にプログラムが起動される。
【００２４】サンプリングクロックSMPCLKが立ち上がる
と、コントローラ１３はその時点での処理要求の立って
いるチャネルを判別する。処理要求の立っているチャネ
ルが複数あれば、これら複数のチャネルを例えば番号の
小さいチャネルから順にプログラム処理を行う。この例
では、処理要求の立っている一番小さいチャネルをチャ
ネル０としている。
と、コントローラ１３はその時点での処理要求の立って
いるチャネルを判別する。処理要求の立っているチャネ
ルが複数あれば、これら複数のチャネルを例えば番号の
小さいチャネルから順にプログラム処理を行う。この例
では、処理要求の立っている一番小さいチャネルをチャ
ネル０としている。
【００２５】なお、コントローラ１３からは、チャネル
処理要求CHAENBに対して、現在処理しているチャネルを
表すチャネルステータスCHASTが出力されている。
処理要求CHAENBに対して、現在処理しているチャネルを
表すチャネルステータスCHASTが出力されている。
【００２６】コントローラ１３からの指令により、プロ
グラムメモリＩ／Ｆ１１からプログラムアドレスPRGADR
としてチャネル０に対応して「ｎ０」（実際のアドレス
値は、０００ｈ、である）を出力する。このプログラム
アドレスPRGADR「ｎ０」に応じて、プログラムメモリの
システムエリアからチャネル０のスタートアドレス「Ｃ
Ｈ０スタート」をプログラムデータPRGDATＤ０として取
得し、これを１６倍（すなわち左へ４ビットシフト）し
て、プログラムカウンタＰ８に記憶する（Ｄ０×１
６）。
グラムメモリＩ／Ｆ１１からプログラムアドレスPRGADR
としてチャネル０に対応して「ｎ０」（実際のアドレス
値は、０００ｈ、である）を出力する。このプログラム
アドレスPRGADR「ｎ０」に応じて、プログラムメモリの
システムエリアからチャネル０のスタートアドレス「Ｃ
Ｈ０スタート」をプログラムデータPRGDATＤ０として取
得し、これを１６倍（すなわち左へ４ビットシフト）し
て、プログラムカウンタＰ８に記憶する（Ｄ０×１
６）。
【００２７】そして、状態レジスタＳ９に保存されてい
るチャネル０の状態値（ここでは、ステート０と仮定す
る）を読み出し、この状態値を２倍（すなわち左へ１ビ
ットシフト）した値と、プログラムカウンタＰ８に記憶
されている値（「ＣＨ０スタート」を１６倍したもの）
とを加算し、その加算値（Ｄ０×１６＋Ｓ×２）をプロ
グラムメモリＩ／Ｆ１１から新たなプログラムアドレス
PRGADRとしてプログラムメモリに出力する。
るチャネル０の状態値（ここでは、ステート０と仮定す
る）を読み出し、この状態値を２倍（すなわち左へ１ビ
ットシフト）した値と、プログラムカウンタＰ８に記憶
されている値（「ＣＨ０スタート」を１６倍したもの）
とを加算し、その加算値（Ｄ０×１６＋Ｓ×２）をプロ
グラムメモリＩ／Ｆ１１から新たなプログラムアドレス
PRGADRとしてプログラムメモリに出力する。
【００２８】このプログラムアドレスPRGADR（Ｄ０×１
６＋Ｓ×２）に格納されているプログラムデータPRGDAT
「ＣＨ０ステートＬ０」をプログラムデータPRGDATＤ２
Ｌとして取得する。そして、プログラムアドレスPRGADR
を１だけインクリメントする。
６＋Ｓ×２）に格納されているプログラムデータPRGDAT
「ＣＨ０ステートＬ０」をプログラムデータPRGDATＤ２
Ｌとして取得する。そして、プログラムアドレスPRGADR
を１だけインクリメントする。
【００２９】１だけインクリメントされたプログラムア
ドレスPRGADR（Ｄ０×１６＋Ｓ×２＋１）に格納されて
いるプログラムデータPRGDAT「ＣＨ０ステートＨ０」を
プログラムデータPRGDATＤ２Ｈとして取得する。そし
て、このＤ２Ｌを下位、Ｄ２Ｈを上位として総合したプ
ログラムアドレスPRGADR（Ｄ２Ｈ＋Ｄ２Ｌ）を得る。な
お、Ｄ２Ｈは上位であるから、この総合したプログラム
アドレスPRGADRは、厳密に表記すると、（Ｄ２Ｈ×２５
６＋Ｄ２Ｌ）である。
ドレスPRGADR（Ｄ０×１６＋Ｓ×２＋１）に格納されて
いるプログラムデータPRGDAT「ＣＨ０ステートＨ０」を
プログラムデータPRGDATＤ２Ｈとして取得する。そし
て、このＤ２Ｌを下位、Ｄ２Ｈを上位として総合したプ
ログラムアドレスPRGADR（Ｄ２Ｈ＋Ｄ２Ｌ）を得る。な
お、Ｄ２Ｈは上位であるから、この総合したプログラム
アドレスPRGADRは、厳密に表記すると、（Ｄ２Ｈ×２５
６＋Ｄ２Ｌ）である。
【００３０】このプログラムアドレスPRGADR（Ｄ２Ｈ＋
Ｄ２Ｌ）をプログラムメモリＩ／Ｆ１１からプログラム
メモリに与える。この場合はチャネル０であるからＣＨ
０エリアのプログラムデータPRGDAT領域からプログラム
アドレスPRGADR（Ｄ２Ｈ＋Ｄ２Ｌ）に格納されているチ
ャネル０で今回処理すべきプログラムデータPRGDATが得
られる。
Ｄ２Ｌ）をプログラムメモリＩ／Ｆ１１からプログラム
メモリに与える。この場合はチャネル０であるからＣＨ
０エリアのプログラムデータPRGDAT領域からプログラム
アドレスPRGADR（Ｄ２Ｈ＋Ｄ２Ｌ）に格納されているチ
ャネル０で今回処理すべきプログラムデータPRGDATが得
られる。
【００３１】読み出されたプログラムに従って、バスラ
イン１，演算レジスタＡ２、演算レジスタＢ３、汎用レ
ジスタＴ４，フラグレジスタ５，演算論理ユニット６，
および外部メモリＩ／Ｆ７で構成される通常のマイクロ
プロセッサで、プログラムを実行していく。命令体型と
しては、算術及び論理演算、レジスタ間データ転送、内
部レジスタと外部メモリ間のデータ転送、ビットテス
ト、条件付き分岐、条件なし分岐、終了処理等である。
イン１，演算レジスタＡ２、演算レジスタＢ３、汎用レ
ジスタＴ４，フラグレジスタ５，演算論理ユニット６，
および外部メモリＩ／Ｆ７で構成される通常のマイクロ
プロセッサで、プログラムを実行していく。命令体型と
しては、算術及び論理演算、レジスタ間データ転送、内
部レジスタと外部メモリ間のデータ転送、ビットテス
ト、条件付き分岐、条件なし分岐、終了処理等である。
【００３２】終了処理命令になると、チャネル０の状態
レジスタＳ９にこのサンプリングで処理された結果が保
存されており、処理の最後に次の状態（例えば、ステー
ト０又はステート１）を決めて保存し、チャネル０の処
理は終了する。
レジスタＳ９にこのサンプリングで処理された結果が保
存されており、処理の最後に次の状態（例えば、ステー
ト０又はステート１）を決めて保存し、チャネル０の処
理は終了する。
【００３３】次に、チャネル処理要求CHAENBに従って、
他に処理すべきチャネルが残っていれば、同様にしてそ
れぞれ次チャネル処理を行うことになる。次チャネル処
理移行時の動作は、図５に例示されており、この図５で
はチャネルステータスCHASTから分かるように、チャネ
ルｉ−１の処理が終了し、引き続いてチャネルｉの処理
を行う場合の例が示されている。この図５からも明らか
なように、図４のサンプリングクロックSMPCLK到来直後
の動作とは、コントローラ１３からの指令により、プロ
グラムメモリＩ／Ｆ１１からプログラムアドレスPRGADR
としてチャネルｉに対応して「ｎｉ」を出力する。この
プログラムアドレスPRGADR「ｎｉ」に応じて、プログラ
ムメモリのシステムエリアからチャネルｉのスタートア
ドレス「ＣＨｉスタート」をプログラムデータPRGDATＤ
０として取得する点で、変わるのみであり、以下同様に
図４におけると同様に、チャネル処理が実行されていく
ことになる。そして、処理すべきすべてのチャネルの処
理が、当該サンプリング周期Ｔｓの時間内に行われ、終
了すれば、待機状態に戻り、次のサンプリングクロック
SMPCLKの発生を待つ。
他に処理すべきチャネルが残っていれば、同様にしてそ
れぞれ次チャネル処理を行うことになる。次チャネル処
理移行時の動作は、図５に例示されており、この図５で
はチャネルステータスCHASTから分かるように、チャネ
ルｉ−１の処理が終了し、引き続いてチャネルｉの処理
を行う場合の例が示されている。この図５からも明らか
なように、図４のサンプリングクロックSMPCLK到来直後
の動作とは、コントローラ１３からの指令により、プロ
グラムメモリＩ／Ｆ１１からプログラムアドレスPRGADR
としてチャネルｉに対応して「ｎｉ」を出力する。この
プログラムアドレスPRGADR「ｎｉ」に応じて、プログラ
ムメモリのシステムエリアからチャネルｉのスタートア
ドレス「ＣＨｉスタート」をプログラムデータPRGDATＤ
０として取得する点で、変わるのみであり、以下同様に
図４におけると同様に、チャネル処理が実行されていく
ことになる。そして、処理すべきすべてのチャネルの処
理が、当該サンプリング周期Ｔｓの時間内に行われ、終
了すれば、待機状態に戻り、次のサンプリングクロック
SMPCLKの発生を待つ。
【００３４】以上説明したように、本発明では、サンプ
リングクロックSMPCLKをコントローラ１３に直接供給
し、ハード的にプログラムを起動しているため、マイク
ロプロセッサの割り込み処理プログラムを起動して処理
する必要もなく、直ちに本来の処理にはいる。そして、
各チャネル毎の状態遷移に対応して、現在処理すべき状
態を状態レジスタＳ９に保存させておき、サンプリング
クロックSMPCLKにより状態レジスタＳ９の値を読み出
し、その値に対応したプログラムアドレスPRGADRに分岐
し、速やかにプログラム実行を行う。各チャネルの処理
の最後に、各状態レジスタＳ９に次回に処理すべき状態
を設定し、次のチャネルの処理に移る。
リングクロックSMPCLKをコントローラ１３に直接供給
し、ハード的にプログラムを起動しているため、マイク
ロプロセッサの割り込み処理プログラムを起動して処理
する必要もなく、直ちに本来の処理にはいる。そして、
各チャネル毎の状態遷移に対応して、現在処理すべき状
態を状態レジスタＳ９に保存させておき、サンプリング
クロックSMPCLKにより状態レジスタＳ９の値を読み出
し、その値に対応したプログラムアドレスPRGADRに分岐
し、速やかにプログラム実行を行う。各チャネルの処理
の最後に、各状態レジスタＳ９に次回に処理すべき状態
を設定し、次のチャネルの処理に移る。
【００３５】従って、本発明においては、状態レジスタ
Ｓ９を活用することにより、状態遷移図を表現するのに
最適なアーキテクチャとなるため、高速のマイクロプロ
セッサを用いることなく効率的なシーケンスを組むこと
が可能となる。
Ｓ９を活用することにより、状態遷移図を表現するのに
最適なアーキテクチャとなるため、高速のマイクロプロ
セッサを用いることなく効率的なシーケンスを組むこと
が可能となる。
【００３６】また、複数チャネルの状態遷移を同じプロ
セッサで実現する場合、プログラムが非常に複雑になる
ことが避けられないが、本発明では、処理チャネル毎に
状態レジスタＳ９を持ちサンプリング周期内で各チャネ
ルの処理を順に実行することで、プログラムはチャネル
間で完全に独立のものとなる。このことから、プログラ
ムは各状態で処理すべきことだけを記述すれば済むので
プログラミングが容易でありデバッグもしやすい。
セッサで実現する場合、プログラムが非常に複雑になる
ことが避けられないが、本発明では、処理チャネル毎に
状態レジスタＳ９を持ちサンプリング周期内で各チャネ
ルの処理を順に実行することで、プログラムはチャネル
間で完全に独立のものとなる。このことから、プログラ
ムは各状態で処理すべきことだけを記述すれば済むので
プログラミングが容易でありデバッグもしやすい。
【００３７】また、状態レジスタＳ９を外部から観測す
るようにすれば、サンプリング周期毎の状態遷移の様子
が観測できるので、ＩＣＥなどエミュレータを用いなく
ても、ロジックアナライザ程度で充分にデバッグが可能
である。
るようにすれば、サンプリング周期毎の状態遷移の様子
が観測できるので、ＩＣＥなどエミュレータを用いなく
ても、ロジックアナライザ程度で充分にデバッグが可能
である。
【００３８】更に本発明では、単純なアーキテクチャで
構成されるので、回路規模としても非常に小さくなるの
で、専用のコントローラとして最適である。
構成されるので、回路規模としても非常に小さくなるの
で、専用のコントローラとして最適である。
【００３９】
【発明の効果】本発明の請求項１の構成によれば、各チ
ャネルで処理すべき状態値を保持した状態レジスタを用
いていることにより、状態遷移図を表現するするのに最
適なアーキテクチャとなるため、高速のマイクロプロセ
ッサを用いることなく、効率的なシーケンスを組むこと
ができる。
ャネルで処理すべき状態値を保持した状態レジスタを用
いていることにより、状態遷移図を表現するするのに最
適なアーキテクチャとなるため、高速のマイクロプロセ
ッサを用いることなく、効率的なシーケンスを組むこと
ができる。
【図１】本発明の実施例に係るサーボシーケンス制御用
マイクロコントローラの構成図。
マイクロコントローラの構成図。
【図２】プログラムメモリのマップを示す図。
【図３】プログラム例を説明するための簡単な状態遷移
図。
図。
【図４】動作タイミングを示す図。
【図５】動作タイミングを示す図。
【図６】従来のマイクロプロセッサを用いたシーケンス
制御システムの構成図。
制御システムの構成図。
【図７】各チャネル毎の状態遷移を示す状態遷移図。
８ プログラムカウンタＰ ９ 状態レジスタＳ １０ アドレスカウンタ１０ １１ プログラムメモリＩ／Ｆ １２ 命令デコーダ １３ コントローラ
Claims (1)
- 【請求項１】 プログラム可能で、状態遷移によりシー
ケンスを制御するシーケンス制御用マイクロコントロー
ラであって、 各処理チャネル毎に次のサンプリング周期に処理すべき
状態を保持する状態レジスタを有し、 サンプリングクロック及びチャネル処理要求を受けて、
各チャネルの処理を前記状態レジスタに保持されている
状態に応じたプログラムでサンプリング周期毎に実行す
る、 ことを特徴とするシーケンス制御用マイクロコントロー
ラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02458099A JP3871461B2 (ja) | 1999-02-02 | 1999-02-02 | シーケンス制御用マイクロコントローラ |
| US09/496,550 US6757818B1 (en) | 1999-02-02 | 2000-02-02 | Programmable microcontroller for controlling multichannel sequences of states to be processed in each processing period |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02458099A JP3871461B2 (ja) | 1999-02-02 | 1999-02-02 | シーケンス制御用マイクロコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222010A true JP2000222010A (ja) | 2000-08-11 |
| JP3871461B2 JP3871461B2 (ja) | 2007-01-24 |
Family
ID=12142112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02458099A Expired - Fee Related JP3871461B2 (ja) | 1999-02-02 | 1999-02-02 | シーケンス制御用マイクロコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6757818B1 (ja) |
| JP (1) | JP3871461B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7133878B2 (en) * | 2002-03-21 | 2006-11-07 | Sap Aktiengesellschaft | External evaluation processes |
| GB2409543B (en) * | 2003-12-23 | 2006-11-01 | Advanced Risc Mach Ltd | Interrupt masking control |
| WO2009028138A1 (ja) | 2007-08-27 | 2009-03-05 | Advantest Corporation | シーケンス制御装置および試験装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197579A (en) * | 1978-06-06 | 1980-04-08 | Xebec Systems Incorporated | Multi-processor for simultaneously executing a plurality of programs in a time-interlaced manner |
| US5023484A (en) * | 1988-09-02 | 1991-06-11 | Cypress Semiconductor Corporation | Architecture of high speed synchronous state machine |
| KR0136594B1 (ko) * | 1988-09-30 | 1998-10-01 | 미다 가쓰시게 | 단일칩 마이크로 컴퓨터 |
| US6327508B1 (en) * | 1998-12-10 | 2001-12-04 | Advanced Micro Devices, Inc. | Programmable state machine |
-
1999
- 1999-02-02 JP JP02458099A patent/JP3871461B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-02 US US09/496,550 patent/US6757818B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6757818B1 (en) | 2004-06-29 |
| JP3871461B2 (ja) | 2007-01-24 |
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Legal Events
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