JP2003142500A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003142500A JP2003142500A JP2001333458A JP2001333458A JP2003142500A JP 2003142500 A JP2003142500 A JP 2003142500A JP 2001333458 A JP2001333458 A JP 2001333458A JP 2001333458 A JP2001333458 A JP 2001333458A JP 2003142500 A JP2003142500 A JP 2003142500A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- forming
- resist
- overgate
- resist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01324—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T or inverted-T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】ファインゲート部とオーバーゲート部を有する
ゲート電極の作成において、庇形状とされたオーバーゲ
ート部形成のためのレジストパターンが、ゲート電極の
先端角部において割れる。 【解決手段】オーバーゲート部を形成するためのレジス
トパターン１２の形状をゲート電極の先端角部におい
て、９０度以上の角度で形成する。
ゲート電極の作成において、庇形状とされたオーバーゲ
ート部形成のためのレジストパターンが、ゲート電極の
先端角部において割れる。 【解決手段】オーバーゲート部を形成するためのレジス
トパターン１２の形状をゲート電極の先端角部におい
て、９０度以上の角度で形成する。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
【０００２】
【従来の技術】従来の電界効果トランジスタの構造を図
１１に示す。図１１はＩｎＰ基板上に形成されたＨＥＭ
Ｔ構造をもつ電界効果トランジスタの例を示すものであ
り、１はｉ型ＩｎＰ基板、２はｉ型ＩｎＧａＡｓからな
るチャネル層、３はｎドープされたＩｎＡｌＡｓからな
る電子供給層、４はｉ型ＩｎＡｌＡｓからなるバリア
層、５はｉ型ＩｎＰからなるストッパ層、６は高濃度ｎ
型ＩｎＧａＡｓからなるキャップ層、７はゲート電極、
８はソース電極、９はドレイン電極である。
１１に示す。図１１はＩｎＰ基板上に形成されたＨＥＭ
Ｔ構造をもつ電界効果トランジスタの例を示すものであ
り、１はｉ型ＩｎＰ基板、２はｉ型ＩｎＧａＡｓからな
るチャネル層、３はｎドープされたＩｎＡｌＡｓからな
る電子供給層、４はｉ型ＩｎＡｌＡｓからなるバリア
層、５はｉ型ＩｎＰからなるストッパ層、６は高濃度ｎ
型ＩｎＧａＡｓからなるキャップ層、７はゲート電極、
８はソース電極、９はドレイン電極である。
【０００３】図１１の電界効果トランジスタは、チャネ
ル層２と電子供給層３との間に二次元電子ガス（図示せ
ず）が形成される。バリア層４は、ゲート電極７から印
加された電界を緩和する層であり、これによってゲート
耐圧を向上している。また、キャップ層６はソース電極
８およびドレイン電極９とのコンタクト抵抗を低減する
ための層であり、ストッパ層５を介してバリア層４上に
設けられている。なお、ストッパ層５はキャップ層６を
除去する工程において、エッチングストッパとして作用
するものである。ゲート電極７は、キャップ層６が除去
されて露出したストッパ層５上に設けられており、トラ
ンジスタのゲート動作に実質的に寄与するファインゲー
ト部７Ａと微細なファインゲート部の抵抗を低減するオ
ーバーゲート部７Ｂとで構成されている。
ル層２と電子供給層３との間に二次元電子ガス（図示せ
ず）が形成される。バリア層４は、ゲート電極７から印
加された電界を緩和する層であり、これによってゲート
耐圧を向上している。また、キャップ層６はソース電極
８およびドレイン電極９とのコンタクト抵抗を低減する
ための層であり、ストッパ層５を介してバリア層４上に
設けられている。なお、ストッパ層５はキャップ層６を
除去する工程において、エッチングストッパとして作用
するものである。ゲート電極７は、キャップ層６が除去
されて露出したストッパ層５上に設けられており、トラ
ンジスタのゲート動作に実質的に寄与するファインゲー
ト部７Ａと微細なファインゲート部の抵抗を低減するオ
ーバーゲート部７Ｂとで構成されている。
【０００４】つぎに、ゲート電極７の形成工程について
説明する。図１２はゲート電極７の形成工程を説明する
ための図である。図１２（ａ）は図１１における破線領
域Ａの部分に対応した領域の断面を示している。図１２
（ａ）に示すように、ゲート電極７は、第１ないし第３
レジスト層１０〜１２によるレジストパターンを利用し
て形成される。このレジストパターンは、ファインゲー
ト部のパターンを決定する第１レジスト層１０と、オー
バーゲート部のパターンを決定する第３レジスト層と、
第１レジスト層１０と第３レジスト層１２との間に介在
し、サイドエッチングされて第３レジスト層１２を庇
（ひさし）状に突出させるための第２レジスト層１１に
よって構成されている。
説明する。図１２はゲート電極７の形成工程を説明する
ための図である。図１２（ａ）は図１１における破線領
域Ａの部分に対応した領域の断面を示している。図１２
（ａ）に示すように、ゲート電極７は、第１ないし第３
レジスト層１０〜１２によるレジストパターンを利用し
て形成される。このレジストパターンは、ファインゲー
ト部のパターンを決定する第１レジスト層１０と、オー
バーゲート部のパターンを決定する第３レジスト層と、
第１レジスト層１０と第３レジスト層１２との間に介在
し、サイドエッチングされて第３レジスト層１２を庇
（ひさし）状に突出させるための第２レジスト層１１に
よって構成されている。
【０００５】図１３はゲート電極７を形成するためのレ
ジストパターンである。第１レジスト層１０および第３
レジスト層１２のパターンは、たとえば電子ビーム露光
などを利用して形成され、第２レジスト層１１のパター
ンは第３レジスト層１２にパターンを形成した後に実施
されるエッチング工程によって、横方向にオーバーエッ
チングが生じるまでそのエッチングを施すことで形成さ
れる。
ジストパターンである。第１レジスト層１０および第３
レジスト層１２のパターンは、たとえば電子ビーム露光
などを利用して形成され、第２レジスト層１１のパター
ンは第３レジスト層１２にパターンを形成した後に実施
されるエッチング工程によって、横方向にオーバーエッ
チングが生じるまでそのエッチングを施すことで形成さ
れる。
【０００６】このようにして形成されたレジストパター
ンに対し、電極材料として、たとえばＴｉ層７−１、Ｐ
ｔ層７−２、Ａｕ層７−３が被着される。ここで、第２
レジスト層１１がサイドエッチングされていることによ
り、ゲート電極となるレジストパターンの内側と、不要
部分である第３レジスト層１２上とで各電極材料が分離
される。
ンに対し、電極材料として、たとえばＴｉ層７−１、Ｐ
ｔ層７−２、Ａｕ層７−３が被着される。ここで、第２
レジスト層１１がサイドエッチングされていることによ
り、ゲート電極となるレジストパターンの内側と、不要
部分である第３レジスト層１２上とで各電極材料が分離
される。
【０００７】この後、レジスト層を除去する工程を施す
ことで、不要部分である第３レジスト層１２上のゲート
電極材料をも除去し、図１２（ｂ）に示すようにゲート
電極７が完成する。
ことで、不要部分である第３レジスト層１２上のゲート
電極材料をも除去し、図１２（ｂ）に示すようにゲート
電極７が完成する。
【０００８】
【発明が解決しようとする課題】前記した電界効果トラ
ンジスタは、その高周波特性向上のためにゲート電極を
微細化する必要があり、その要求は益々高くなってい
る。ゲート電極を精度良く形成するためには、ゲート電
極形成のためのレジストパターンが精度良く形成される
必要がある。
ンジスタは、その高周波特性向上のためにゲート電極を
微細化する必要があり、その要求は益々高くなってい
る。ゲート電極を精度良く形成するためには、ゲート電
極形成のためのレジストパターンが精度良く形成される
必要がある。
【０００９】本発明は、ゲート電極を精度良く形成する
製造方法を提供するものである。
製造方法を提供するものである。
【００１０】
【課題を解決するための手段】本発明者が検討したとこ
ろ、ゲート電極形成のためのレジストパターンに割れが
発生することが判明した。これを図１０を使用して説明
する。図１０はゲート電極の先端部分を拡大した平面図
であり、図１２（ａ）において、ゲート電極材料を被着
する前の状態を示している。なお、図１０において図１
２（ａ）と同じ部分には同じ符号を付しているが、第２
レジスト層１１はサイドエッチングされて、第３レジス
ト層１２の下に後退しているため、破線で示している。
ろ、ゲート電極形成のためのレジストパターンに割れが
発生することが判明した。これを図１０を使用して説明
する。図１０はゲート電極の先端部分を拡大した平面図
であり、図１２（ａ）において、ゲート電極材料を被着
する前の状態を示している。なお、図１０において図１
２（ａ）と同じ部分には同じ符号を付しているが、第２
レジスト層１１はサイドエッチングされて、第３レジス
ト層１２の下に後退しているため、破線で示している。
【００１１】図１０から明らかなように、レジスト層の
最上層である第３レジスト層１２が、ゲート電極の先端
部の角部において割れていることがわかる。このレジス
ト割れは、第１レジスト層１０のパターン（ファインゲ
ート部）を現像あるいはその後のリンス工程において発
生しており、これら工程において、第１レジスト層１０
が（さらには、第２あるいは第３レジスト層をも含み）
急激に膨張・収縮が起きた結果、発生していると思われ
る。なお、第３レジスト層１２のレジスト割れは、第２
レジスト層１１がサイドエッチングされた領域、すなわ
ち、庇（ひさし）状になった領域だけでなく、その下部
の第２レジスト層１１や第１レジスト層１０が積層され
た領域にも進行している。
最上層である第３レジスト層１２が、ゲート電極の先端
部の角部において割れていることがわかる。このレジス
ト割れは、第１レジスト層１０のパターン（ファインゲ
ート部）を現像あるいはその後のリンス工程において発
生しており、これら工程において、第１レジスト層１０
が（さらには、第２あるいは第３レジスト層をも含み）
急激に膨張・収縮が起きた結果、発生していると思われ
る。なお、第３レジスト層１２のレジスト割れは、第２
レジスト層１１がサイドエッチングされた領域、すなわ
ち、庇（ひさし）状になった領域だけでなく、その下部
の第２レジスト層１１や第１レジスト層１０が積層され
た領域にも進行している。
【００１２】このようにレジスト割れが生じたパターン
にゲート電極材料を被着すると、レジスト割れの部分に
もゲート電極材料が埋め込まれてしまうため、埋め込ま
れたゲート電極材料が、レジスト層を除去した後も残存
し、隣接する別の電界効果トランジスタのゲート電極と
接触して短絡を起こす可能性がある。また、レジスト層
を除去する工程によって埋め込まれたゲート電極材料が
同時に除去されたとしても、それがチップ表面に再付着
して短絡を起こす恐れがある。
にゲート電極材料を被着すると、レジスト割れの部分に
もゲート電極材料が埋め込まれてしまうため、埋め込ま
れたゲート電極材料が、レジスト層を除去した後も残存
し、隣接する別の電界効果トランジスタのゲート電極と
接触して短絡を起こす可能性がある。また、レジスト層
を除去する工程によって埋め込まれたゲート電極材料が
同時に除去されたとしても、それがチップ表面に再付着
して短絡を起こす恐れがある。
【００１３】さらにレジスト割れが生じると、オーバー
ゲート部を有するゲート電極にとっては致命的な障害を
発生する場合がある。たとえば、レジスト割れによって
オーバーゲート部の平面形状が変形し、ファインゲート
部に対するオーバーゲート部の重なりかたが偏ってしま
うが、これによってオーバーゲート部によってファイン
ゲート部にかけられるストレスが一様でなくなる。これ
によって、ファインゲート部が半導体層に当接する部分
にはストレスの不均一が生じ、たとえばピエゾ効果によ
る電界がトランジスタ特性を劣化させてしまう。また、
ファインゲート部にかかるストレスが過大であると、ゲ
ート電極自身が倒壊してしまう場合もある。
ゲート部を有するゲート電極にとっては致命的な障害を
発生する場合がある。たとえば、レジスト割れによって
オーバーゲート部の平面形状が変形し、ファインゲート
部に対するオーバーゲート部の重なりかたが偏ってしま
うが、これによってオーバーゲート部によってファイン
ゲート部にかけられるストレスが一様でなくなる。これ
によって、ファインゲート部が半導体層に当接する部分
にはストレスの不均一が生じ、たとえばピエゾ効果によ
る電界がトランジスタ特性を劣化させてしまう。また、
ファインゲート部にかかるストレスが過大であると、ゲ
ート電極自身が倒壊してしまう場合もある。
【００１４】以上説明したオーバーゲート部の角部にお
けるレジスト割れは、複数回の現像工程が実施される多
層レジスト構造を使用することと、そのレジストパター
ンがファインゲート部のパターンと庇形状のオーバーゲ
ート部のパターンとを有している場合に発生しており、
本発明は、この事実の発見に基づき、これを防止するた
めに以下を構成要件とするものである。
けるレジスト割れは、複数回の現像工程が実施される多
層レジスト構造を使用することと、そのレジストパター
ンがファインゲート部のパターンと庇形状のオーバーゲ
ート部のパターンとを有している場合に発生しており、
本発明は、この事実の発見に基づき、これを防止するた
めに以下を構成要件とするものである。
【００１５】請求項１として：ゲート電極のファインゲ
ート部に相当する第１開口部と、第１開口部上に位置し
ファインゲート部よりも広いオーバーゲート部に相当し
且つその断面形状が庇形状をなす第２開口部とを備え、
当該第２開口部の前記オーバーゲート部の先端に位置す
る角部がすべて９０度よりも大きな角度で構成された、
複数回の現像工程がなされる多層構造のレジストパター
ンを形成する工程と、前記レジストパターン上に電極材
料を被着することで前記ファインゲート部とオーバーゲ
ート部を備えるゲート電極を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法をその構成要件
とする。この構成の代表的な図として、図６を示す。こ
の図から明らかなように、オーバーゲート部のパターン
２０において、その先端に位置する角部はすべて９０度
より大きな角度で構成されている。これによって、各角
部におけるストレスが分散されて、レジスト割れが防止
できる。
ート部に相当する第１開口部と、第１開口部上に位置し
ファインゲート部よりも広いオーバーゲート部に相当し
且つその断面形状が庇形状をなす第２開口部とを備え、
当該第２開口部の前記オーバーゲート部の先端に位置す
る角部がすべて９０度よりも大きな角度で構成された、
複数回の現像工程がなされる多層構造のレジストパター
ンを形成する工程と、前記レジストパターン上に電極材
料を被着することで前記ファインゲート部とオーバーゲ
ート部を備えるゲート電極を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法をその構成要件
とする。この構成の代表的な図として、図６を示す。こ
の図から明らかなように、オーバーゲート部のパターン
２０において、その先端に位置する角部はすべて９０度
より大きな角度で構成されている。これによって、各角
部におけるストレスが分散されて、レジスト割れが防止
できる。
【００１６】請求項２として：ゲート電極のファインゲ
ート部に相当する第１開口部と、第１開口部上に位置し
ファインゲート部よりも広いオーバーゲート部に相当し
且つその断面形状が庇形状をなす第２開口部とを備え、
当該第２開口部の前記オーバーゲート部の先端に位置す
る角部が円弧状にせしめられた、複数回の現像工程がな
される多層構造のレジストパターンを形成する工程と、
前記レジストパターン上に電極材料を被着することで前
記ファインゲート部とオーバーゲート部を備えるゲート
電極を形成する工程と、を有することを特徴とする半導
体装置の製造方法をその構成要件とする。この構成の代
表的な図として、図７を示す。この図から明らかなよう
に、オーバーゲート部のパターン２０において、その先
端に位置する角部は円弧状にせしめられている。これに
よって、角部全体がストレスの集中を緩和する形状とな
り、レジスト割れが防止できる。
ート部に相当する第１開口部と、第１開口部上に位置し
ファインゲート部よりも広いオーバーゲート部に相当し
且つその断面形状が庇形状をなす第２開口部とを備え、
当該第２開口部の前記オーバーゲート部の先端に位置す
る角部が円弧状にせしめられた、複数回の現像工程がな
される多層構造のレジストパターンを形成する工程と、
前記レジストパターン上に電極材料を被着することで前
記ファインゲート部とオーバーゲート部を備えるゲート
電極を形成する工程と、を有することを特徴とする半導
体装置の製造方法をその構成要件とする。この構成の代
表的な図として、図７を示す。この図から明らかなよう
に、オーバーゲート部のパターン２０において、その先
端に位置する角部は円弧状にせしめられている。これに
よって、角部全体がストレスの集中を緩和する形状とな
り、レジスト割れが防止できる。
【００１７】請求項３として：ゲート電極のファインゲ
ート部に相当する第１開口部と、第１開口部上に位置し
ファインゲート部よりも広いオーバーゲート部に相当し
且つその断面形状が庇形状をなす第２開口部とを備え、
当該第２開口部の前記オーバーゲート部の先端に位置す
る角部が開口の内側に凸の階段形状で構成された、複数
回の現像工程がなされる多層構造のレジストパターンを
形成する工程と、前記レジストパターン上に電極材料を
被着することで前記ファインゲート部とオーバーゲート
部を備えるゲート電極を形成する工程と、を有すること
を特徴とする半導体装置の製造方法をその構成要件とす
る。この構成の代表的な図として、図８を示す。この図
から明らかなように、オーバーゲート部のパターン２０
において、その先端に位置する角部は内側に凸の階段形
状で構成されている。これによって、各角部におけるス
トレスが階段形状の先端に分散されることになり、レジ
スト割れが防止できる。なお、図８では階段形状が３段
の場合を例示するものであり、その段数に制限はない。
ート部に相当する第１開口部と、第１開口部上に位置し
ファインゲート部よりも広いオーバーゲート部に相当し
且つその断面形状が庇形状をなす第２開口部とを備え、
当該第２開口部の前記オーバーゲート部の先端に位置す
る角部が開口の内側に凸の階段形状で構成された、複数
回の現像工程がなされる多層構造のレジストパターンを
形成する工程と、前記レジストパターン上に電極材料を
被着することで前記ファインゲート部とオーバーゲート
部を備えるゲート電極を形成する工程と、を有すること
を特徴とする半導体装置の製造方法をその構成要件とす
る。この構成の代表的な図として、図８を示す。この図
から明らかなように、オーバーゲート部のパターン２０
において、その先端に位置する角部は内側に凸の階段形
状で構成されている。これによって、各角部におけるス
トレスが階段形状の先端に分散されることになり、レジ
スト割れが防止できる。なお、図８では階段形状が３段
の場合を例示するものであり、その段数に制限はない。
【００１８】請求項４として：ゲート電極のファインゲ
ート部に相当する第1 開口部と、第１開口部上に位置し
ファインゲート部よりも広いオーバーゲート部に相当し
且つその断面形状が庇形状をなす第２開口部とを備え、
当該第２開口部の前記オーバーゲート部の先端に位置す
る角部が選択的に多重に露光された、複数回の現像工程
がなされる多層構造のレジストパターンを形成する工程
と、前記レジストパターン上に電極材料を被着すること
で前記ファインゲート部とオーバーゲート部を備えるゲ
ート電極を形成する工程と、を有することを特徴とする
半導体装置の製造方法をその構成要件とする。この構成
の代表的な図として、図９を示す。この図から明らかな
ように、オーバーゲート部のパターン２０において、そ
の先端に位置する角部には、多重に露光が施されてお
り、これによって過露光となるため像が不鮮明となって
湾曲する。これによって、角部における湾曲がストレス
の集中を防止し、レジスト割れが防止できる。
ート部に相当する第1 開口部と、第１開口部上に位置し
ファインゲート部よりも広いオーバーゲート部に相当し
且つその断面形状が庇形状をなす第２開口部とを備え、
当該第２開口部の前記オーバーゲート部の先端に位置す
る角部が選択的に多重に露光された、複数回の現像工程
がなされる多層構造のレジストパターンを形成する工程
と、前記レジストパターン上に電極材料を被着すること
で前記ファインゲート部とオーバーゲート部を備えるゲ
ート電極を形成する工程と、を有することを特徴とする
半導体装置の製造方法をその構成要件とする。この構成
の代表的な図として、図９を示す。この図から明らかな
ように、オーバーゲート部のパターン２０において、そ
の先端に位置する角部には、多重に露光が施されてお
り、これによって過露光となるため像が不鮮明となって
湾曲する。これによって、角部における湾曲がストレス
の集中を防止し、レジスト割れが防止できる。
【００１９】請求項５として：前記第１開口部と第２開
口部を形成するための露光工程は、電子ビーム露光によ
ってなされることを特徴とする請求項１乃至４記載の半
導体装置の製造方法をその構成要件とする。 請求項６として：前記レジストパターンは、前記第１開
口部を備える第１レジスト層と、前記第２開口部の庇形
状の側壁を構成する第２レジスト層と、前記庇形状の突
出部を構成する第３レジスト層とを含んで構成されるこ
とを特徴とする請求項１乃至４記載の半導体装置の製造
方法をその構成要件とする。
口部を形成するための露光工程は、電子ビーム露光によ
ってなされることを特徴とする請求項１乃至４記載の半
導体装置の製造方法をその構成要件とする。 請求項６として：前記レジストパターンは、前記第１開
口部を備える第１レジスト層と、前記第２開口部の庇形
状の側壁を構成する第２レジスト層と、前記庇形状の突
出部を構成する第３レジスト層とを含んで構成されるこ
とを特徴とする請求項１乃至４記載の半導体装置の製造
方法をその構成要件とする。
【００２０】請求項７として：前記レジストパターン
は、第１至第３のレジスト層を順次形成する工程と、前
記第３のレジスト層に前記オーバーゲート部に相当する
パターンを開口する工程と、前記第３のレジスト層に形
成された開口をマスクとして、前記第２レジスト層をサ
イドエッチングする工程と、前記第１レジスト層に前記
ファインゲート部に相当するパターンの開口を形成する
工程と、を含み形成されることを特徴とする請求項６記
載の半導体装置の製造方法をその構成要件とする。
は、第１至第３のレジスト層を順次形成する工程と、前
記第３のレジスト層に前記オーバーゲート部に相当する
パターンを開口する工程と、前記第３のレジスト層に形
成された開口をマスクとして、前記第２レジスト層をサ
イドエッチングする工程と、前記第１レジスト層に前記
ファインゲート部に相当するパターンの開口を形成する
工程と、を含み形成されることを特徴とする請求項６記
載の半導体装置の製造方法をその構成要件とする。
【００２１】請求項８として：前記第１レジスト層の開
口を形成するための露光工程は、前記第２レジスト層の
サイドエッチング工程の後に実施されることを特徴とす
る請求項７記載の半導体装置の製造方法をその構成要件
とする。 請求項９として：前記第１レジスト層の開口を形成する
ための露光工程は、前記第２レジスト層のサイドエッチ
ング工程の前に実施されることを特徴とする請求項７記
載の半導体装置の製造方法をその構成要件とする。
口を形成するための露光工程は、前記第２レジスト層の
サイドエッチング工程の後に実施されることを特徴とす
る請求項７記載の半導体装置の製造方法をその構成要件
とする。 請求項９として：前記第１レジスト層の開口を形成する
ための露光工程は、前記第２レジスト層のサイドエッチ
ング工程の前に実施されることを特徴とする請求項７記
載の半導体装置の製造方法をその構成要件とする。
【００２２】請求項１０として：前記第１レジスト層の
開口を形成するための露光工程および、前記第２レジス
ト層の開口を形成するための露光工程は、ともに電子ビ
ーム露光によってなされることを特徴とする請求項８あ
るいは９記載の半導体装置の製造方法をその構成要件と
する。
開口を形成するための露光工程および、前記第２レジス
ト層の開口を形成するための露光工程は、ともに電子ビ
ーム露光によってなされることを特徴とする請求項８あ
るいは９記載の半導体装置の製造方法をその構成要件と
する。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１乃至図５は本発明の第１の実施形態を
説明する図であり、請求項１にかかる構成要件を採用す
るものである。なお、図１乃至図５は図１１において説
明した電界効果トランジスタのゲート電極７の形成工程
を説明するものであり、ゲート電極７以外の形成につい
ては、その説明を省略する。また、各図における断面図
は、図１２と同様に図１１のゲート周辺領域であるＡの
領域を拡大して示している。
て説明する。図１乃至図５は本発明の第１の実施形態を
説明する図であり、請求項１にかかる構成要件を採用す
るものである。なお、図１乃至図５は図１１において説
明した電界効果トランジスタのゲート電極７の形成工程
を説明するものであり、ゲート電極７以外の形成につい
ては、その説明を省略する。また、各図における断面図
は、図１２と同様に図１１のゲート周辺領域であるＡの
領域を拡大して示している。
【００２４】図１において（ａ）は平面図、（ｂ）は線
分Ｌ１−Ｌ２における断面図である。まず、ストッパ層
５の露出した表面上に第１レジスト層１０、第２レジス
ト層１１、第３レジスト層１２を公知のスピンコート法
などによって形成する。各レジスト層の詳細は以下の通
りである。 第１レジスト層１０： 材料：ポリメチルメタアクリレート（ＰＭＭＡ）系電子ビーム露光用レジス トとして、たとえば、日本ゼオン社製ＺＥＰ２０００（商品名） 厚み：３００ｎｍ キュア温度／時間： １８５度／１０分 第２レジスト層１１： 材料：アルカリ可溶性レジスト たとえば、ＭＣＣ社製ＰＭＧＩ（商品名） 厚み：５００ｎｍ キュア温度／時間： １８５度／５分 第３レジスト層１２： 材料： ポリスチレン 系電子ビーム露光用レジスト たとえば、 日本ゼオン 社製ＺＥＰ５２０−Ａ７（商品名） 厚み：３００ｎｍ キュア温度／時間： １８５度／５分 以上のようにして形成された各レジスト層のうち、第３
レジスト層１２に対し、電子ビーム露光法を使用してオ
ーバーゲート部のパターンを露光し、その後、現像処理
（さらにはリンス処理など）を実施することにより、オ
ーバーゲート部のパターンを形成する。ここで、オーバ
ーゲート部の先端にあっては、図１（ａ）に示すように
その４箇所の角部がそれぞれ約１３５度の角度をもって
形成されている。
分Ｌ１−Ｌ２における断面図である。まず、ストッパ層
５の露出した表面上に第１レジスト層１０、第２レジス
ト層１１、第３レジスト層１２を公知のスピンコート法
などによって形成する。各レジスト層の詳細は以下の通
りである。 第１レジスト層１０： 材料：ポリメチルメタアクリレート（ＰＭＭＡ）系電子ビーム露光用レジス トとして、たとえば、日本ゼオン社製ＺＥＰ２０００（商品名） 厚み：３００ｎｍ キュア温度／時間： １８５度／１０分 第２レジスト層１１： 材料：アルカリ可溶性レジスト たとえば、ＭＣＣ社製ＰＭＧＩ（商品名） 厚み：５００ｎｍ キュア温度／時間： １８５度／５分 第３レジスト層１２： 材料： ポリスチレン 系電子ビーム露光用レジスト たとえば、 日本ゼオン 社製ＺＥＰ５２０−Ａ７（商品名） 厚み：３００ｎｍ キュア温度／時間： １８５度／５分 以上のようにして形成された各レジスト層のうち、第３
レジスト層１２に対し、電子ビーム露光法を使用してオ
ーバーゲート部のパターンを露光し、その後、現像処理
（さらにはリンス処理など）を実施することにより、オ
ーバーゲート部のパターンを形成する。ここで、オーバ
ーゲート部の先端にあっては、図１（ａ）に示すように
その４箇所の角部がそれぞれ約１３５度の角度をもって
形成されている。
【００２５】図２において（ａ）は平面図、（ｂ）は線
分Ｌ１−Ｌ２における断面図である。図１（ａ），
（ｂ）に示す工程によって露出した第２レジスト層１１
を第３レジスト層１２のオーバーゲート部のパターンを
利用してエッチングする。このエッチングは第１レジス
ト層および第３レジスト層との間にエッチング選択性を
持っており、また、横方向にサイドエッチングが生じる
まで行われる。
分Ｌ１−Ｌ２における断面図である。図１（ａ），
（ｂ）に示す工程によって露出した第２レジスト層１１
を第３レジスト層１２のオーバーゲート部のパターンを
利用してエッチングする。このエッチングは第１レジス
ト層および第３レジスト層との間にエッチング選択性を
持っており、また、横方向にサイドエッチングが生じる
まで行われる。
【００２６】条件は以下の通りである。
エッチング液：水酸化テトラメチルアンモニウム（ＴＭ
ＡＨ）水溶液 エッチング時間：３０秒 図３において（ａ）は平面図、（ｂ）は線分Ｌ１−Ｌ２
における断面図である。
ＡＨ）水溶液 エッチング時間：３０秒 図３において（ａ）は平面図、（ｂ）は線分Ｌ１−Ｌ２
における断面図である。
【００２７】図２に示す工程によって露出した第１レジ
スト層１０に対して、電子ビーム露光法を使用してファ
インゲート部のパターンを露光し、その後、現像処理
（さらにはリンス処理など）を実施することにより、フ
ァインゲート部のパターンを形成する。以上説明したよ
うに、ファインゲートパターンと庇形状のオーバーゲー
トパターンを有するレジストパターンを作成するために
は、複数回の現像工程が必要であるが、このような工程
を経ても、本実施例においては、オーバーゲート部先端
の角部における第３レジスト層１２のレジスト割れは生
じなかった。
スト層１０に対して、電子ビーム露光法を使用してファ
インゲート部のパターンを露光し、その後、現像処理
（さらにはリンス処理など）を実施することにより、フ
ァインゲート部のパターンを形成する。以上説明したよ
うに、ファインゲートパターンと庇形状のオーバーゲー
トパターンを有するレジストパターンを作成するために
は、複数回の現像工程が必要であるが、このような工程
を経ても、本実施例においては、オーバーゲート部先端
の角部における第３レジスト層１２のレジスト割れは生
じなかった。
【００２８】なお、本実施例ではオーバーゲート部のパ
ターンを露光・現像した後、ファインゲート部のパター
ンを露光・現像しているが、これはたとえば、オーバー
ゲート部のパターンの露光とファインゲート部のパター
ンの露光とを現像工程を介することなく実施し、その
後、それぞれのレジスト層に対する現像工程を実施する
ことで作成することも可能である。（この場合であって
も複数回の現像工程が介在するためにレジスト割れの恐
れがあるが、本発明によってそれが解消される）図４に
示すように、以上の工程によって形成されたレジストパ
ターンに対してゲート電極材料を被着する。
ターンを露光・現像した後、ファインゲート部のパター
ンを露光・現像しているが、これはたとえば、オーバー
ゲート部のパターンの露光とファインゲート部のパター
ンの露光とを現像工程を介することなく実施し、その
後、それぞれのレジスト層に対する現像工程を実施する
ことで作成することも可能である。（この場合であって
も複数回の現像工程が介在するためにレジスト割れの恐
れがあるが、本発明によってそれが解消される）図４に
示すように、以上の工程によって形成されたレジストパ
ターンに対してゲート電極材料を被着する。
【００２９】本実施形態では、Ｔｉ層／Ｐｔ層／Ａｕ層
の三層構造をもっている。各層の詳細は以下の通りであ
る。 Ｔｉ層７−１： 厚み： １０ｎｍ 成膜方法：蒸着法 Ｐｔ層７−２： 厚み： ５０ｎｍ 成膜方法：蒸着法 Ａｕ層７−３： 厚み： 400 ｎｍ 成膜方法：蒸着法 図５に示すように、第１乃至第３レジスト層を除去する
ことにより、第３レジスト層の表面に被着した電極材料
を除去してゲート電極７を完成する。
の三層構造をもっている。各層の詳細は以下の通りであ
る。 Ｔｉ層７−１： 厚み： １０ｎｍ 成膜方法：蒸着法 Ｐｔ層７−２： 厚み： ５０ｎｍ 成膜方法：蒸着法 Ａｕ層７−３： 厚み： 400 ｎｍ 成膜方法：蒸着法 図５に示すように、第１乃至第３レジスト層を除去する
ことにより、第３レジスト層の表面に被着した電極材料
を除去してゲート電極７を完成する。
【００３０】第１乃至第３レジスト層の除去条件は以下
の通りである。 エッチャント： 芳香族系化合物およびアミン系化合物
の混合液 剥離時間： １０分 以上の工程によれば、オーバーゲート部に対応する第３
レジスト層にパターン割れが生じないため、パターン割
れ内部に被着した電極材料による電極間の短絡が解消さ
れる。また、ゲート電極のファインゲート部に対してオ
ーバーゲート部の位置が偏らないため、トランジスタ特
性の劣化やゲート電極の倒壊を防止することができる。
の通りである。 エッチャント： 芳香族系化合物およびアミン系化合物
の混合液 剥離時間： １０分 以上の工程によれば、オーバーゲート部に対応する第３
レジスト層にパターン割れが生じないため、パターン割
れ内部に被着した電極材料による電極間の短絡が解消さ
れる。また、ゲート電極のファインゲート部に対してオ
ーバーゲート部の位置が偏らないため、トランジスタ特
性の劣化やゲート電極の倒壊を防止することができる。
【００３１】つぎに、本発明の請求項２にかかる第２の
実施形態について説明する。本実施形態では、図１
（ａ）のオーバーゲート部先端の形状を図７で説明した
ように、その角部において円弧状に形成する。円弧状の
パターンの形成方法については、公知の種々の方法が採
用できる。その一例として、たとえば電子ビーム露光を
採用する場合であれば、円弧状としたい部分において、
徐々にパターン周縁が円弧を描くように走査パターンを
変更すればよい。それ以外の工程については、第１の実
施形態と同じものを採用することができる。
実施形態について説明する。本実施形態では、図１
（ａ）のオーバーゲート部先端の形状を図７で説明した
ように、その角部において円弧状に形成する。円弧状の
パターンの形成方法については、公知の種々の方法が採
用できる。その一例として、たとえば電子ビーム露光を
採用する場合であれば、円弧状としたい部分において、
徐々にパターン周縁が円弧を描くように走査パターンを
変更すればよい。それ以外の工程については、第１の実
施形態と同じものを採用することができる。
【００３２】本実施形態においてもオーバーゲート部の
レジストパターンに割れが発生することがなくなる。つ
ぎに、本発明の請求項３にかかる第３の実施形態につい
て説明する。本実施形態では、図１（ａ）のオーバーゲ
ート部先端の形状を図８で説明したように、その角部に
おいて階段状に形成する。
レジストパターンに割れが発生することがなくなる。つ
ぎに、本発明の請求項３にかかる第３の実施形態につい
て説明する。本実施形態では、図１（ａ）のオーバーゲ
ート部先端の形状を図８で説明したように、その角部に
おいて階段状に形成する。
【００３３】階段状のパターンの形成方法については、
公知の種々の方法が採用できる。その一例として、たと
えば電子ビーム露光を採用する場合であれば、階段状と
したい部分において、徐々にパターン周縁が段を描くよ
うに走査パターンを変更すればよい。なお、電子ビーム
露光の方法のうち、ステンシルマスクを使ったブロック
露光を採用する場合は、ブロックパターンを階段状に敷
き詰めるように露光データを作成すればよい。それ以外
の工程については、第１の実施形態と同じものを採用す
ることができる。
公知の種々の方法が採用できる。その一例として、たと
えば電子ビーム露光を採用する場合であれば、階段状と
したい部分において、徐々にパターン周縁が段を描くよ
うに走査パターンを変更すればよい。なお、電子ビーム
露光の方法のうち、ステンシルマスクを使ったブロック
露光を採用する場合は、ブロックパターンを階段状に敷
き詰めるように露光データを作成すればよい。それ以外
の工程については、第１の実施形態と同じものを採用す
ることができる。
【００３４】本実施形態においてもオーバーゲート部の
レジストパターンに割れが発生することがなくなる。つ
ぎに、本発明の請求項４にかかる第４の実施形態につい
て説明する。本実施形態では、図１（ａ）のオーバーゲ
ート部先端の形状を図９で説明したように、その角部に
おいて多重に露光して湾曲させる。
レジストパターンに割れが発生することがなくなる。つ
ぎに、本発明の請求項４にかかる第４の実施形態につい
て説明する。本実施形態では、図１（ａ）のオーバーゲ
ート部先端の形状を図９で説明したように、その角部に
おいて多重に露光して湾曲させる。
【００３５】多重露光の方法については、公知の種々の
方法が採用できる。その一例として、たとえば電子ビー
ム露光を採用する場合であれば、まず最初に従来の技術
と同様にオーバーゲート部の先端が矩形（角部が実質的
に９０度）のパターンを描画した後、湾曲させたい角部
に対して、再度電子ビームを照射し、この部分を過露光
状態とする。
方法が採用できる。その一例として、たとえば電子ビー
ム露光を採用する場合であれば、まず最初に従来の技術
と同様にオーバーゲート部の先端が矩形（角部が実質的
に９０度）のパターンを描画した後、湾曲させたい角部
に対して、再度電子ビームを照射し、この部分を過露光
状態とする。
【００３６】これによって過露光となった部分は露光像
が不鮮明となり、現像されたパターンは図９のように湾
曲する。それ以外の工程については、第１の実施形態と
同じものを採用することができる。本実施形態において
もオーバーゲート部のレジストパターンに割れが発生す
ることがなくなる。
が不鮮明となり、現像されたパターンは図９のように湾
曲する。それ以外の工程については、第１の実施形態と
同じものを採用することができる。本実施形態において
もオーバーゲート部のレジストパターンに割れが発生す
ることがなくなる。
【００３７】以上説明した各実施形態はＩｎＰ系の材料
を使用したＨＥＭＴ構造の電界効果トランジスタについ
て説明したが、本発明はそれに限定されるものではな
い。たとえば、ＩｎＰ以外の半導体材料として、ＧａＡ
ｓやＧａＮあるいはＳｉで作成された電界効果トランジ
スタであってもよく、また、ＨＥＭＴ構造を持たない電
界効果トランジスタに採用することも可能であることは
言うまでもない。
を使用したＨＥＭＴ構造の電界効果トランジスタについ
て説明したが、本発明はそれに限定されるものではな
い。たとえば、ＩｎＰ以外の半導体材料として、ＧａＡ
ｓやＧａＮあるいはＳｉで作成された電界効果トランジ
スタであってもよく、また、ＨＥＭＴ構造を持たない電
界効果トランジスタに採用することも可能であることは
言うまでもない。
【００３８】
【発明の効果】以上説明したように本発明によれば、レ
ジストパターンのうち、オーバーゲート部先端の角部に
レジスト割れが生じないため、製造歩留りが向上し、ま
た、安定したトランジスタ特性を得ることができる。
ジストパターンのうち、オーバーゲート部先端の角部に
レジスト割れが生じないため、製造歩留りが向上し、ま
た、安定したトランジスタ特性を得ることができる。
【図１】 第１の実施形態を説明する図（第３レジスト
層パターン）
層パターン）
【図２】 第１の実施形態を説明する図（第２レジスト
層パターン）
層パターン）
【図３】 第１の実施形態を説明する図（第１レジスト
層パターン）
層パターン）
【図４】 第１の実施形態を説明する図（電極材料被
着）
着）
【図５】 第１の実施形態を説明する図（ゲート電極形
状）
状）
【図６】 本発明の請求項１に関する態様を説明する図
【図７】 本発明の請求項２に関する態様を説明する図
【図８】 本発明の請求項３に関する態様を説明する図
【図９】 本発明の請求項４に関する態様を説明する図
【図１０】 本発明者が見出した問題を説明する図
【図１１】 従来の技術を説明する図（その１）
【図１２】 従来の技術を説明する図（その２）
【図１３】 従来の技術を説明する図（その３）
１ 基板
２ チャネル層
３ 電子供給層
４ バリア層
５ ストッパ層
６ キャップ層
７ ゲート電極
８ ソース電極
９ ドレイン電極
１０ 第１レジスト層
１１ 第２レジスト層
１２ 第３レジスト層
２０ オーバーゲート部のパターン
【手続補正書】
【提出日】平成１４年４月４日（２００２．４．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来の電界効果トランジスタの構造を図
１１に示す。図１１はＩｎＰ基板上に形成されたＨＥＭ
Ｔ構造をもつ電界効果トランジスタの例を示すものであ
り、１はｉ型ＩｎＰ基板、２はｉ型ＩｎＧａＡｓからな
るチャネル層、３はｎ型ＩｎＡｌＡｓからなる電子供給
層、４はｉ型ＩｎＡｌＡｓからなるバリア層、５はｉ型
ＩｎＰからなるストッパ層、６は高濃度ｎ型ＩｎＧａＡ
ｓからなるキャップ層、７はゲート電極、８はソース電
極、９はドレイン電極である。
１１に示す。図１１はＩｎＰ基板上に形成されたＨＥＭ
Ｔ構造をもつ電界効果トランジスタの例を示すものであ
り、１はｉ型ＩｎＰ基板、２はｉ型ＩｎＧａＡｓからな
るチャネル層、３はｎ型ＩｎＡｌＡｓからなる電子供給
層、４はｉ型ＩｎＡｌＡｓからなるバリア層、５はｉ型
ＩｎＰからなるストッパ層、６は高濃度ｎ型ＩｎＧａＡ
ｓからなるキャップ層、７はゲート電極、８はソース電
極、９はドレイン電極である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図１１の電界効果トランジスタは、チャネ
ル層２と電子供給層３との間に二次元電子ガス（図示せ
ず）が形成される。バリア層４は、ゲート電極７から印
加された電界を緩和する層であり、これによってゲート
耐圧を向上している。また、キャップ層６はソース電極
８およびドレイン電極９とのコンタクト抵抗を低減する
ための層であり、ストッパ層５を介してバリア層４上に
設けられている。なお、ストッパ層５はキャップ層６を
除去する工程において、エッチングストッパとして作用
するものである。ゲート電極７は、キャップ層６が除去
されて露出したストッパ層５上に設けられており、トラ
ンジスタのゲート動作に実質的に寄与するファインゲー
ト部７Ａとゲート電極の抵抗を低減するオーバーゲート
部７Ｂとで構成されている。
ル層２と電子供給層３との間に二次元電子ガス（図示せ
ず）が形成される。バリア層４は、ゲート電極７から印
加された電界を緩和する層であり、これによってゲート
耐圧を向上している。また、キャップ層６はソース電極
８およびドレイン電極９とのコンタクト抵抗を低減する
ための層であり、ストッパ層５を介してバリア層４上に
設けられている。なお、ストッパ層５はキャップ層６を
除去する工程において、エッチングストッパとして作用
するものである。ゲート電極７は、キャップ層６が除去
されて露出したストッパ層５上に設けられており、トラ
ンジスタのゲート動作に実質的に寄与するファインゲー
ト部７Ａとゲート電極の抵抗を低減するオーバーゲート
部７Ｂとで構成されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】請求項１０として：前記第１レジスト層の
開口を形成するための露光工程および、前記第３レジス
ト層の開口を形成するための露光工程は、ともに電子ビ
ーム露光によってなされることを特徴とする請求項８あ
るいは９記載の半導体装置の製造方法をその構成要件と
する。
開口を形成するための露光工程および、前記第３レジス
ト層の開口を形成するための露光工程は、ともに電子ビ
ーム露光によってなされることを特徴とする請求項８あ
るいは９記載の半導体装置の製造方法をその構成要件と
する。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/44 Ｆ
29/778 21/30 ５７３
29/812
(72)発明者 牧山 剛三
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 大桐 克美
山梨県中巨摩郡昭和町大字紙漉阿原1000番
地 富士通カンタムデバイス株式会社内
Ｆターム(参考） 2H096 AA25 EA06 GA01 GA17 KA07
4M104 AA01 AA04 AA05 BB15 CC03
DD34 DD62 DD68 DD71 FF07
FF11 GG12 HH14
5F046 NA13
5F102 GB01 GC01 GD01 GJ04 GL04
GM04 GM07 GM08 GN04 GQ01
GS01 GS03 GS04 HC15 HC29
Claims (10)
- 【請求項１】 ゲート電極のファインゲート部に相当す
る第１開口部と、第１開口部上に位置しファインゲート
部よりも広いオーバーゲート部に相当し且つその断面形
状が庇形状をなす第２開口部とを備え、当該第２開口部
の前記オーバーゲート部の先端に位置する角部がすべて
９０度よりも大きな角度で構成された、複数回の現像工
程がなされる多層構造のレジストパターンを形成する工
程と、 前記レジストパターン上に電極材料を被着することで前
記ファインゲート部とオーバーゲート部を備えるゲート
電極を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 ゲート電極のファインゲート部に相当す
る第１開口部と、第１開口部上に位置しファインゲート
部よりも広いオーバーゲート部に相当し且つその断面形
状が庇形状をなす第２開口部とを備え、当該第２開口部
の前記オーバーゲート部の先端に位置する角部が円弧状
にせしめられた、複数回の現像工程がなされる多層構造
のレジストパターンを形成する工程と、 前記レジストパターン上に電極材料を被着することで前
記ファインゲート部とオーバーゲート部を備えるゲート
電極を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 ゲート電極のファインゲート部に相当す
る第１開口部と、第１開口部上に位置しファインゲート
部よりも広いオーバーゲート部に相当し且つその断面形
状が庇形状をなす第２開口部とを備え、当該第２開口部
の前記オーバーゲート部の先端に位置する角部が開口の
内側に凸の階段形状で構成された、複数回の現像工程が
なされる多層構造のレジストパターンを形成する工程
と、 前記レジストパターン上に電極材料を被着することで前
記ファインゲート部とオーバーゲート部を備えるゲート
電極を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項４】 ゲート電極のファインゲート部に相当す
る第１開口部と、第１開口部上に位置しファインゲート
部よりも広いオーバーゲート部に相当し且つその断面形
状が庇形状をなす第２開口部とを備え、当該第２開口部
の前記オーバーゲート部の先端に位置する角部が選択的
に多重に露光された、複数回の現像工程がなされる多層
構造のレジストパターンを形成する工程と、 前記レジストパターン上に電極材料を被着することで前
記ファインゲート部とオーバーゲート部を備えるゲート
電極を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１開口部と第２開口部を形成する
ための露光工程は、電子ビーム露光によってなされるこ
とを特徴とする請求項１乃至４記載の半導体装置の製造
方法。 - 【請求項６】 前記レジストパターンは、前記第１開口
部を備える第１レジスト層と、前記第２開口部の庇形状
の側壁を構成する第２レジスト層と、前記庇形状の突出
部を構成する第３レジスト層とを含んで構成されること
を特徴とする請求項１乃至４記載の半導体装置の製造方
法。 - 【請求項７】 前記レジストパターンは、 第１乃至第３のレジスト層を順次形成する工程と、 前記第３のレジスト層に前記オーバーゲート部に相当す
るパターンを開口する工程と、 前記第３のレジスト層に形成された開口をマスクとし
て、前記第２レジスト層をサイドエッチングする工程
と、 前記第１レジスト層に前記ファインゲート部に相当する
パターンの開口を形成する工程と、 を含み形成されることを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項８】 前記第１レジスト層の開口を形成するた
めの露光工程は、前記第２レジスト層のサイドエッチン
グ工程の後に実施されることを特徴とする請求項７記載
の半導体装置の製造方法。 - 【請求項９】 前記第１レジスト層の開口を形成するた
めの露光工程は、前記第２レジスト層のサイドエッチン
グ工程の前に実施されることを特徴とする請求項７記載
の半導体装置の製造方法。 - 【請求項１０】 前記第１レジスト層の開口を形成する
ための露光工程および、前記第２レジスト層の開口を形
成するための露光工程は、ともに電子ビーム露光によっ
てなされることを特徴とする請求項８あるいは９記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001333458A JP2003142500A (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
| US10/114,453 US6620716B2 (en) | 2001-10-30 | 2002-04-03 | Method for making semiconductor device |
| US10/456,493 US6784036B2 (en) | 2001-10-30 | 2003-06-09 | Method for making semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001333458A JP2003142500A (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142500A true JP2003142500A (ja) | 2003-05-16 |
Family
ID=19148713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001333458A Pending JP2003142500A (ja) | 2001-10-30 | 2001-10-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6620716B2 (ja) |
| JP (1) | JP2003142500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008118087A (ja) * | 2006-11-03 | 2008-05-22 | Postech Foundation | 高電子移動度トランジスタのｔ−ゲート形成方法及びそのゲート構造 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7923198B2 (en) * | 2002-08-14 | 2011-04-12 | Fujitsu Limited | Method of manufacturing fine T-shaped electrode |
| EP2400530A3 (en) * | 2005-06-20 | 2012-04-18 | Nippon Telegraph And Telephone Corporation | Diamond semiconductor element and process for producing the same |
| US20070296052A1 (en) | 2006-06-26 | 2007-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming silicide regions and resulting MOS devices |
| US9048184B2 (en) * | 2013-03-15 | 2015-06-02 | Northrop Grumman Systems Corporation | Method of forming a gate contact |
| CN110741461B (zh) * | 2017-06-07 | 2023-09-26 | 三菱电机株式会社 | 半导体装置的制造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594017A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 電子ビ−ム露光方法 |
| JPS63228761A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5180653A (en) * | 1988-11-28 | 1993-01-19 | Tokyo Ohka Kogyo Co., Ltd. | Electron beam-curable resist composition and method for fine patterning using the same |
| US5525534A (en) * | 1992-03-13 | 1996-06-11 | Fujitsu Limited | Method of producing a semiconductor device using a reticle having a polygonal shaped hole |
| JP3612533B2 (ja) * | 1996-10-29 | 2005-01-19 | 株式会社デンソー | 半導体装置の製造方法 |
| US5981319A (en) * | 1997-09-22 | 1999-11-09 | Lucent Technologies Inc. | Method of forming a T-shaped gate |
| US6214494B1 (en) * | 1998-10-07 | 2001-04-10 | International Business Machines Corporation | Serif mask design methodology based on enhancing high spatial frequency contribution for improved printability |
| US6368516B1 (en) * | 1999-06-24 | 2002-04-09 | Infineon Technologies North America Corp. | Semiconductor manufacturing methods |
| US6238850B1 (en) * | 1999-08-23 | 2001-05-29 | International Business Machines Corp. | Method of forming sharp corners in a photoresist layer |
| US6613485B2 (en) * | 1999-11-18 | 2003-09-02 | United Microelectronics Crop. | Optical proximity correction of pattern on photoresist through spacing of sub patterns |
| US6605412B2 (en) * | 2000-02-18 | 2003-08-12 | Murata Manufacturing Co., Ltd. | Resist pattern and method for forming wiring pattern |
| JP3458352B2 (ja) * | 2000-10-05 | 2003-10-20 | Ｔｄｋ株式会社 | レジストパターンの作製方法、薄膜のパターニング方法、及びマイクロデバイスの製造方法 |
-
2001
- 2001-10-30 JP JP2001333458A patent/JP2003142500A/ja active Pending
-
2002
- 2002-04-03 US US10/114,453 patent/US6620716B2/en not_active Expired - Lifetime
-
2003
- 2003-06-09 US US10/456,493 patent/US6784036B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008118087A (ja) * | 2006-11-03 | 2008-05-22 | Postech Foundation | 高電子移動度トランジスタのｔ−ゲート形成方法及びそのゲート構造 |
| US7932540B2 (en) | 2006-11-03 | 2011-04-26 | Postech Foundation | T-gate forming method for high electron mobility transistor and gate structure thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US6784036B2 (en) | 2004-08-31 |
| US20030109098A1 (en) | 2003-06-12 |
| US6620716B2 (en) | 2003-09-16 |
| US20030207554A1 (en) | 2003-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7069308B2 (ja) | 低キャパシタンスフィールドプレート構造を有するトランジスタ | |
| CN102646582A (zh) | 半导体装置的制造方法 | |
| JP3332851B2 (ja) | 半導体装置の製造方法 | |
| JP7019922B2 (ja) | 半導体装置の製造方法 | |
| JP2003142500A (ja) | 半導体装置の製造方法 | |
| JP3866155B2 (ja) | 半導体装置およびその製造方法 | |
| JP3612533B2 (ja) | 半導体装置の製造方法 | |
| US20060079030A1 (en) | Method of fabricating T-type gate | |
| JP2550608B2 (ja) | 半導体装置の製造方法 | |
| JP2000058418A (ja) | パターンの形成方法 | |
| US6068964A (en) | Method for patterning an insulator film and installing a grounding pin through electron beam irradiation | |
| JP3682920B2 (ja) | 半導体装置の製造方法 | |
| KR100564746B1 (ko) | 화합물 반도체 소자의 티형 게이트 제조 방법 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| JP2646791B2 (ja) | 半導体装置の製造方法 | |
| JPH0713982B2 (ja) | ショットキー型電界効果トランジスタの製造方法 | |
| JPH0831710A (ja) | 半導体装置の製造方法 | |
| JP3411719B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03232240A (ja) | 電界効果トランジスタの製造方法 | |
| JPH10144582A (ja) | 半導体装置の製造方法 | |
| JPH0142626B2 (ja) | ||
| JPH05218095A (ja) | 半導体装置の製造方法 | |
| JPH01125983A (ja) | 半導体装置の製造方法 | |
| JPH02275643A (ja) | 半導体装置の製造方法 | |
| JPH11354539A (ja) | 化合物半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040511 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041012 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041012 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050517 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050713 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051004 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051117 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051220 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060127 |