JPH011040A - 試験回路内蔵マイクロコンピュ−タ - Google Patents
試験回路内蔵マイクロコンピュ−タInfo
- Publication number
- JPH011040A JPH011040A JP62-157106A JP15710687A JPH011040A JP H011040 A JPH011040 A JP H011040A JP 15710687 A JP15710687 A JP 15710687A JP H011040 A JPH011040 A JP H011040A
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- JP
- Japan
- Prior art keywords
- test
- microcomputer
- circuit
- data
- built
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明の試験回路内蔵マイクロコンピュータは、その老
４体チップ内に試験用の命令データを外部より入力する
外部端ｆと１．＋２込み読み出し専用記憶回路に該デー
タを占込み処理をする制御回路とを設け、外部から入力
された試験用の命令データに基づいてマイクロコンピュ
ータの自立動作試験をする機能を備えていることを特徴
としている。
４体チップ内に試験用の命令データを外部より入力する
外部端ｆと１．＋２込み読み出し専用記憶回路に該デー
タを占込み処理をする制御回路とを設け、外部から入力
された試験用の命令データに基づいてマイクロコンピュ
ータの自立動作試験をする機能を備えていることを特徴
としている。
これにより、マイクロコンピュータの高Ｊｌ ｆｆｆｉ
化にともなう試験回路の増加という聞届がなく、外部か
ら入力する試験データを逐次、す持えて、１よデータに
基いて自立動作試験をすることがＭ 濠となる。このた
め、マイクロコンピュータの試験回路の縮小化と、生産
コストを低減することを”ＴｆＩとする。
化にともなう試験回路の増加という聞届がなく、外部か
ら入力する試験データを逐次、す持えて、１よデータに
基いて自立動作試験をすることがＭ 濠となる。このた
め、マイクロコンピュータの試験回路の縮小化と、生産
コストを低減することを”ＴｆＩとする。
未発ＩＩは試験回路内蔵マイクロコンピュータに関する
ものであり、更に詳しく３えばマイクロコンピュータの
自立動作試験に係る構造に関するものである。
ものであり、更に詳しく３えばマイクロコンピュータの
自立動作試験に係る構造に関するものである。
第４図は従来例に係る説１ｊｌ１図である。
回図は、１４体チップｌ内に、中央演算処理回路２．命
令内容ｆ−タ読出し専用記憶回路（ＲＯＭ）３ 、試験
用の命令データ読み出し専用記憶回路（ＲＯＭ）４．随
時データ、１７込み読み出し記憶回路（ＲＡＭ）５で構
成する試験回路内蔵マイクロコンピュータを示している
。
令内容ｆ−タ読出し専用記憶回路（ＲＯＭ）３ 、試験
用の命令データ読み出し専用記憶回路（ＲＯＭ）４．随
時データ、１７込み読み出し記憶回路（ＲＡＭ）５で構
成する試験回路内蔵マイクロコンピュータを示している
。
なあ、マイクロコンピュータの自立作動試験に必安な試
験データは、ＲＯＭ４とに記憶されている。
験データは、ＲＯＭ４とに記憶されている。
ところで従来例によれば、マイクロコンピュータの自立
動作試験をするために専用のＲＯＭ４を設けている。こ
のためマイクロコンピュータが高機濠化するに従って、
゛性導体チップ内の試験用のＲＯＭ４の容ら１．の増加
を強いられ、その占有面積の増大を招く。
動作試験をするために専用のＲＯＭ４を設けている。こ
のためマイクロコンピュータが高機濠化するに従って、
゛性導体チップ内の試験用のＲＯＭ４の容ら１．の増加
を強いられ、その占有面積の増大を招く。
また、 ・度製品化した半導体チップの白）′／−動作
試験の変更が生じた場合は、既存のＲＯＭで対応で５な
いため、’ｆ’′４体チップ全チップするマスクの変更
やそれに伴う５Ｊ造プロセス増加により、マイクロコン
ピュータの生産コストが１−昇するという問題がある。
試験の変更が生じた場合は、既存のＲＯＭで対応で５な
いため、’ｆ’′４体チップ全チップするマスクの変更
やそれに伴う５Ｊ造プロセス増加により、マイクロコン
ピュータの生産コストが１−昇するという問題がある。
本発明はかかる従来の問題に鑑み創作されたものであり
、高ａ能化するマイクロコンピュータの自☆−動作試験
を機ｆｔ的かつ経済的にすることを＋−ｉ（南とする試
験回路内蔵マイクロコンピュータの提供を目的とする。
、高ａ能化するマイクロコンピュータの自☆−動作試験
を機ｆｔ的かつ経済的にすることを＋−ｉ（南とする試
験回路内蔵マイクロコンピュータの提供を目的とする。
本発明の試験回路内蔵マイクロコンピュータは、その原
理を第１図に示すように、゛ト導体チップ１１内に、デ
ータを処理する中央演算処理回路１２と１．与込み読み
出し専用記憶回路１３と、試験用の命令データ１６の占
込み処理を制御する制御回路１４と、試験用の命令デー
タ１６を入力する外部端子１５とを１没け、外部より入
力する試験用の命令データに基づいてマイクロコンピュ
ータの自）５″動作試験をする機走を備えていることを
特徴としている。
理を第１図に示すように、゛ト導体チップ１１内に、デ
ータを処理する中央演算処理回路１２と１．与込み読み
出し専用記憶回路１３と、試験用の命令データ１６の占
込み処理を制御する制御回路１４と、試験用の命令デー
タ１６を入力する外部端子１５とを１没け、外部より入
力する試験用の命令データに基づいてマイクロコンピュ
ータの自）５″動作試験をする機走を備えていることを
特徴としている。
未発ＩＩ＋によれば試験用の命令データ１６を外部より
入力できるので、試験用の命令データ１６を制り１回路
１４を介して１１７込み読み出し・＋７用記憶回路１３
に随時、Ｉ；き任えをすることがＩｉ 億である。
入力できるので、試験用の命令データ１６を制り１回路
１４を介して１１７込み読み出し・＋７用記憶回路１３
に随時、Ｉ；き任えをすることがＩｉ 億である。
これにより、１１１次、試験用の命令データ１６を、Ｉ
；５科えて、試験回路を増、没することなく高ａ濠化す
るマイクロコンピュータの１°１１′／：動作試験をす
ることがｌＩ能となる。
；５科えて、試験回路を増、没することなく高ａ濠化す
るマイクロコンピュータの１°１１′／：動作試験をす
ることがｌＩ能となる。
次に図を蓼照しながら本発明の実施例について説明する
。
。
第２〜３図は本発明の実施例に係る試験回路内蔵マイク
ロコンピュータを説明する図である。
ロコンピュータを説明する図である。
第２１４（ａ）は１本発明の第１の実施例図であり、゛
ト導体チップ１１内にグーえられたデータを処理する中
央演算処理回路（ＣＰＵ）１２と１．！；込み読み出し
専用記憶回路（ＲＡＭ）１３と、試験用の命令データ１
６のノ；込みを制御する制御回路１４と、外部端′ｆ−
（ポート）１５と、命令データ読出し専用記憶回路（Ｒ
ＯＭ）１７とで構成する試験回路内蔵マイクロコンピュ
ータを示している。
ト導体チップ１１内にグーえられたデータを処理する中
央演算処理回路（ＣＰＵ）１２と１．！；込み読み出し
専用記憶回路（ＲＡＭ）１３と、試験用の命令データ１
６のノ；込みを制御する制御回路１４と、外部端′ｆ−
（ポート）１５と、命令データ読出し専用記憶回路（Ｒ
ＯＭ）１７とで構成する試験回路内蔵マイクロコンピュ
ータを示している。
なお、マイクロコンピュータの「１ヶ動作試験に必゛冴
な試験用の命令データ１６を外部端一（−１５より入力
する。
な試験用の命令データ１６を外部端一（−１５より入力
する。
次に第２図（ｂ）は第２図（ａ）を更に具体化した試験
回路内蔵マイクロコンピュータの構成図である。
回路内蔵マイクロコンピュータの構成図である。
なお、その構成は、半導体チップ２１内に中央演算処理
回路（ＣＰＵ）２２と、ＲＡＭ２３と、試験用の命令デ
ータ２６をＲＡＭ２３に書込み処理をする制御する制御
手段２４１．外部／試験入力端′ｆ−２５２からのデー
タをＣＰＵ２２に送るか、ＲＡＭ２３に送るかを選択す
るセレクトＬ段２４２およびＲＡＭ２３のアト’ ｔ−
ズを計数するカウンタ「１段２４３からなる制御回路と
、データ入力端Ｙ−と試験用命令データ２６の入力端ｒ
とを選択するセレクト端子２５１と、データ入力端ｒ−
と試験用命令データ２６の入力端ｆ−とをノ（川する外
部／試験入力端ｆ−２５２と、ＲＯＭ２７と、タイ−ｙ
−２８ト、Ａ／Ｄコンバータ２９とを設けている。
回路（ＣＰＵ）２２と、ＲＡＭ２３と、試験用の命令デ
ータ２６をＲＡＭ２３に書込み処理をする制御する制御
手段２４１．外部／試験入力端′ｆ−２５２からのデー
タをＣＰＵ２２に送るか、ＲＡＭ２３に送るかを選択す
るセレクトＬ段２４２およびＲＡＭ２３のアト’ ｔ−
ズを計数するカウンタ「１段２４３からなる制御回路と
、データ入力端Ｙ−と試験用命令データ２６の入力端ｒ
とを選択するセレクト端子２５１と、データ入力端ｒ−
と試験用命令データ２６の入力端ｆ−とをノ（川する外
部／試験入力端ｆ−２５２と、ＲＯＭ２７と、タイ−ｙ
−２８ト、Ａ／Ｄコンバータ２９とを設けている。
次にその動作を説明すると、まず自立動作試験に必要な
試験用の命令データ２６の不図示の入力コードをセット
し、セレクト端子２５１を選択して外部／試験入力端／
’ ２５２に入力する。なおセレクト端１’−２５１を
操作したとき試験用の命令データ２６を入力する旨の信
−；は、制御回路２４とＣＰＵ２２に送信され、ＲＡＭ
２３は試験用の命令データ２６の一；込みの準備をする
。また、制御回路２４のセレクト１段２４２は、外部入
力データモードをＣＰＵ２２からＲＡＭ２３にすＪり科
え、試験用の命令データ又は外部入力データ２６を選択
する。なお非試験時は、セレクト「段２４２がＣＰ Ｕ
２２に外部入力データを送イｌ１−ｉるように選択し
ている。
試験用の命令データ２６の不図示の入力コードをセット
し、セレクト端子２５１を選択して外部／試験入力端／
’ ２５２に入力する。なおセレクト端１’−２５１を
操作したとき試験用の命令データ２６を入力する旨の信
−；は、制御回路２４とＣＰＵ２２に送信され、ＲＡＭ
２３は試験用の命令データ２６の一；込みの準備をする
。また、制御回路２４のセレクト１段２４２は、外部入
力データモードをＣＰＵ２２からＲＡＭ２３にすＪり科
え、試験用の命令データ又は外部入力データ２６を選択
する。なお非試験時は、セレクト「段２４２がＣＰ Ｕ
２２に外部入力データを送イｌ１−ｉるように選択し
ている。
次に試験用のｔ９ ’）データ２６を ＋ｉｒ１次ＲＡ
Ｍ２３にと込み処理をする。なお、制−１回路２４は、
ＲＡＭ２３の、１２込み処理と、ＲＡＭ２３のアドレス
をカウントするカウンタ２４３とを；ｔｊ制御ｒ段２４
１で制−１する。また、カウンタ２４３はＣＰＵ２２に
カウントアンプを送信し、占込み処理を終了する。
Ｍ２３にと込み処理をする。なお、制−１回路２４は、
ＲＡＭ２３の、１２込み処理と、ＲＡＭ２３のアドレス
をカウントするカウンタ２４３とを；ｔｊ制御ｒ段２４
１で制−１する。また、カウンタ２４３はＣＰＵ２２に
カウントアンプを送信し、占込み処理を終了する。
このようにして、外部より入力した試験用のｒｉ令デー
タ２６にノ、（づいて試験回路を増加させることなくＣ
ＰＵ２２ 、ＲＡＭ２３ 、ＲＡＭ２７ 、タイマー、
Ａ／Ｄコンバータ等から成るマイクロコンピュータ自身
の機能により、′ｊえられたデータの入力計算から出力
等に至るまでの１゛１台［動作試験をすることがｆ＋ｒ
濠となる。
タ２６にノ、（づいて試験回路を増加させることなくＣ
ＰＵ２２ 、ＲＡＭ２３ 、ＲＡＭ２７ 、タイマー、
Ａ／Ｄコンバータ等から成るマイクロコンピュータ自身
の機能により、′ｊえられたデータの入力計算から出力
等に至るまでの１゛１台［動作試験をすることがｆ＋ｒ
濠となる。
第３図は第２の実施例に係る試験回路内蔵マイクロコン
ピュータを説明する図である。
ピュータを説明する図である。
第１の実施例（第２図）に説１！■シた同じ符号のもの
は同じａ濠を示しているので、説明を省略すなお自）″
／：動作試験に必要なＲＯＭ１７に記憶されていない試
験用の命令データ１６を１！；込み読み出し記憶回路１
３に占込み処理をする制御回路１４を、中央演算処理回
路１２に兼用させている点で第１の実施例と異っている
。
は同じａ濠を示しているので、説明を省略すなお自）″
／：動作試験に必要なＲＯＭ１７に記憶されていない試
験用の命令データ１６を１！；込み読み出し記憶回路１
３に占込み処理をする制御回路１４を、中央演算処理回
路１２に兼用させている点で第１の実施例と異っている
。
これにより中央演算処理機能に試験用の命令データ１６
の外部／試験を選択Ｉ別する機能等を付加することにな
るが、半導体チップ内に占有する試験回路を極力小さく
し、外部より入力した試験用の命令データ１６に基づい
てマイクロコンピュータの自ヴ動作試験をすることが”
ｒ ｆＥとなる。
の外部／試験を選択Ｉ別する機能等を付加することにな
るが、半導体チップ内に占有する試験回路を極力小さく
し、外部より入力した試験用の命令データ１６に基づい
てマイクロコンピュータの自ヴ動作試験をすることが”
ｒ ｆＥとなる。
以ｉ−説明したように、未発明によれば試験用の命令デ
ータを外部より入力し、崖１次１．ｑき科えてマイクロ
コンピュータの白台二動作試験をすることができる。
ータを外部より入力し、崖１次１．ｑき科えてマイクロ
コンピュータの白台二動作試験をすることができる。
このため、マイクロコンピュータの高ａ濠化に伴う試験
１・１１路の増加という問題を解消することができると
ともに、これにより生産コストの増大を抑捌することが
τｊｒ能となる。
１・１１路の増加という問題を解消することができると
ともに、これにより生産コストの増大を抑捌することが
τｊｒ能となる。
４、図面のｌＰｉ弔な説ＩＩ
第１図は本発１１の試験回路内蔵マイクロコンピュータ
の原理を説明する図、 第２図は第１の実施例のに係る説ＩＪ１図、第３図は本
発す１の！Ｊ’Ｓ２の実施例に係る説１！＄１１４゜第
４図は従来例に係る説１１図である。
の原理を説明する図、 第２図は第１の実施例のに係る説ＩＪ１図、第３図は本
発す１の！Ｊ’Ｓ２の実施例に係る説１！＄１１４゜第
４図は従来例に係る説１１図である。
（符号の説明）
１．１１・・パｒ；導体チップ、
２．１２・・・ＣＰＵ（中央演算処理回路）、３・・・
ＲＯＭ （試験内容データ記憶回路）、４．１７．２７
・・・ＲＯＭ（試験用命令データ記憶回路）。
ＲＯＭ （試験内容データ記憶回路）、４．１７．２７
・・・ＲＯＭ（試験用命令データ記憶回路）。
５．１：３．２３・−・ＲＡＭ（随時１１：込み読み出
し記憶回路）、 １５．２５・・・外部端−ｆ−２ ２５１・・−セレクト端子、 ２５２・・・外部／試験入力端−Ｌ、 １６．２６・・・試験用の命令データ又は外部入力デー
タ、 ２４・・・制御回路、 ２４１・・・制御１段。
し記憶回路）、 １５．２５・・・外部端−ｆ−２ ２５１・・−セレクト端子、 ２５２・・・外部／試験入力端−Ｌ、 １６．２６・・・試験用の命令データ又は外部入力デー
タ、 ２４・・・制御回路、 ２４１・・・制御１段。
２４２・・・セレクタ、
２４３・・・カウンタ、
２８・・・タイマー、
２９・・・Ａ／Ｄコン八−へ。
Claims (2)
- （１）データを処理する中央演算処理回路（１２）と、
随時書込み読み出し記憶回路（１３）と、試験用の命令
データ（１６）の書込み処理を制御する制御回路（１４
）と、試験用の命令データ（１６）を入力する外部端子
（１５）とを設け、外部より入力する試験用の命令デー
タ（１６）に基づいてマイクロコンピュータの自立動作
試験をする機能を備えていることを特徴とする試験回路
内蔵マイクロコンピュータ。 - （２）中央演算処理回路（１２）が前記制御回路（１４
）の制御処理機能を兼用することを特徴とする特許請求
の範囲第１項に記載の試験回路内蔵マイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62157106A JPS641040A (en) | 1987-06-24 | 1987-06-24 | Microcomputer incorporating test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62157106A JPS641040A (en) | 1987-06-24 | 1987-06-24 | Microcomputer incorporating test circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH011040A true JPH011040A (ja) | 1989-01-05 |
| JPS641040A JPS641040A (en) | 1989-01-05 |
Family
ID=15642360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62157106A Pending JPS641040A (en) | 1987-06-24 | 1987-06-24 | Microcomputer incorporating test circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS641040A (ja) |
-
1987
- 1987-06-24 JP JP62157106A patent/JPS641040A/ja active Pending
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