JPH01117781U - - Google Patents

Description

【図面の簡単な説明】

第１図はこの考案の一実施例を、遅延回路５段
の場合について示す図、第２図は従来のこの種装
置を遅延回路５段の場合について示す図である。 図において１ａ，１ｂ，１ｃ，１ｄ，１ｅは遅
延回路、２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，
７ａ，７ｂ，７ｃ，７ｄ，６，９は比較器、３ａ
，３ｂ，３ｃ，３ｄ，８は計数回路、４は制御回
路、５はセレクタである。なお、図中同一符号は
同一または相当部分を示す。

Claims (1)

【実用新案登録請求の範囲】
1. 入力信号を導入し、遅延させて出力する直列に
   接続された第１〜Ｎ（Ｎは３以上の奇数）の遅延
   回路と、第１と第２の入力ポートを有し、第１の
   入力ポートに前記第ｉ（ｉ＝Ｎ＋１２）の遅延回
   路出力を入力し、第２の入力ポートに前記第ｎ（
   １≦ｎ≦Ｎ，ｎ＝ｉ）の遅延回路出力を入力し、
   第１の入力が第２の入力より小さい場合、論理“
   １”を出力するＮ−１個の比較器と、Ｎ−１個の
   入力ポートを有し、各入力ポートに前記Ｎ−１個
   の比較出力を入力し、入力が論理“１”である入
   力ポート数を計数し、その値を出力する計数回路
   と、第１と第２の入力ポートを有し、第１の入力
   ポートに前記計数回路出力を入力し第２の入力ポ
   ートにあらかじめ設定された値Ｋを入力し、第１
   の入力が第２の入力より大きい場合、論理“１”
   を出力する比較器を備えたことを特徴とする雑音
   抑圧装置。