JPH0831473B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0831473B2 JPH0831473B2 JP63124117A JP12411788A JPH0831473B2 JP H0831473 B2 JPH0831473 B2 JP H0831473B2 JP 63124117 A JP63124117 A JP 63124117A JP 12411788 A JP12411788 A JP 12411788A JP H0831473 B2 JPH0831473 B2 JP H0831473B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 （第５図） 課題を解決するための手段 作用 実施例 第１の発明の実施例 （第１図及び第２図） 第２の発明の実施例 （第３図及び第４図） 〔概要〕 半導体装置に関し、 エミッタ幅がそれぞれ異なってもhFEのバランスをほ
とんど同じに保つことができ、トランジスタサイズを小
さくして高集積化を向上させることができる半導体装置
を提供することを目的とし、 エミッタ幅の広いトランジスタと該トランジスタより
もエミッタ幅の狭いトランジスタとを有する半導体装置
において、前記エミッタ幅の広いトランジスタに層厚の
厚いベース拡散層を設け、前記エミッタ幅の狭いトラン
ジスタに前記ベース拡散層の層厚よりも薄い層厚のベー
ス拡散層を設けるように構成し、又は、エミッタ幅の広
いトランジスタと該トランジスタよりもエミッタ幅の狭
いトランジスタとを有する半導体装置において、前記エ
ミッタ幅の広いトランジスタに不純物濃度の高いベース
拡散層を設け、前記エミッタ幅の狭いトランジスタに前
記ベース拡散層の不純物濃度よりも低い不純物濃度のベ
ース拡散層を設けるように構成する。
とんど同じに保つことができ、トランジスタサイズを小
さくして高集積化を向上させることができる半導体装置
を提供することを目的とし、 エミッタ幅の広いトランジスタと該トランジスタより
もエミッタ幅の狭いトランジスタとを有する半導体装置
において、前記エミッタ幅の広いトランジスタに層厚の
厚いベース拡散層を設け、前記エミッタ幅の狭いトラン
ジスタに前記ベース拡散層の層厚よりも薄い層厚のベー
ス拡散層を設けるように構成し、又は、エミッタ幅の広
いトランジスタと該トランジスタよりもエミッタ幅の狭
いトランジスタとを有する半導体装置において、前記エ
ミッタ幅の広いトランジスタに不純物濃度の高いベース
拡散層を設け、前記エミッタ幅の狭いトランジスタに前
記ベース拡散層の不純物濃度よりも低い不純物濃度のベ
ース拡散層を設けるように構成する。
本発明は、半導体装置及びその製造方法に係り、詳し
くは、例えばエミッタ幅の異なる縦型バイポーラトラン
ジスタに適用することができ、特に高速動作を行う小ト
ランジスタと大電流動作を行う大トランジスタを電流増
幅率（hFE）のバランスを保ちながら効率良く共存させ
ることができる半導体装置及びその製造方法に関するも
のである。
くは、例えばエミッタ幅の異なる縦型バイポーラトラン
ジスタに適用することができ、特に高速動作を行う小ト
ランジスタと大電流動作を行う大トランジスタを電流増
幅率（hFE）のバランスを保ちながら効率良く共存させ
ることができる半導体装置及びその製造方法に関するも
のである。
通常、エミッタ幅が狭いトランジスタに比べエミッタ
幅の広いトランジスタではhFEが高くなる傾向がある。
トランジスタのサイズが異なっても回路としての入出力
レベルを合わせる必要性からhFEをバランス良く保たな
ければならない。
幅の広いトランジスタではhFEが高くなる傾向がある。
トランジスタのサイズが異なっても回路としての入出力
レベルを合わせる必要性からhFEをバランス良く保たな
ければならない。
従来の半導体装置においては、電流増幅率hFEのバラ
ンスを保つために高速動作を行う小トランジスタと、大
電流動作を行う大トランジスタのエミッタ幅を同一サイ
ズにしていた。
ンスを保つために高速動作を行う小トランジスタと、大
電流動作を行う大トランジスタのエミッタ幅を同一サイ
ズにしていた。
しかし、高速動作を行うにはトランジスタのエミッタ
幅は可能な限り狭い方が有利であり、これに対して大電
流動作を行うにはトランジスタのエミッタ幅がある程度
広い方が有利である。
幅は可能な限り狭い方が有利であり、これに対して大電
流動作を行うにはトランジスタのエミッタ幅がある程度
広い方が有利である。
しかしながら、このような従来の半導体装置にあって
は、狭いエミッタ幅で大電流動作用のトランジスタを構
成する場合、エミッタ長を長くしたり、エミッタの数を
増やした構造のマルチエミッタ構造にする必要があるた
め、特にエミッタ幅を動作電流に応じて最適サイズにで
きずトランジスタサイズが大きくなり、高集積化を妨げ
るという問題点があった。
は、狭いエミッタ幅で大電流動作用のトランジスタを構
成する場合、エミッタ長を長くしたり、エミッタの数を
増やした構造のマルチエミッタ構造にする必要があるた
め、特にエミッタ幅を動作電流に応じて最適サイズにで
きずトランジスタサイズが大きくなり、高集積化を妨げ
るという問題点があった。
また、エミッタ幅の狭いトランジスタに比べエミッタ
幅の広いトランジスタではhFEが高くなる傾向があり、
回路としての入出力レベルを合わせる必要性からhFEを
バランス良く保たなければならないという問題点があっ
た。具体的には、第５図（ａ）、（ｂ）に示すように、
エミッタ幅の広いトランジスタ（第５図（ｂ））のhFE
がエミッタ幅の狭いトランジスタ（第５図（ａ））より
も高くなるのは、ベース拡散層34a、34bの層厚がそれぞ
れ同じ場合、第５図（ａ）に示すエミッタ幅（Ｘ）の狭
いトランジスタのエミッタ拡散層35aに比べ、第５図
（ｂ）に示すエミッタ幅（Ｙ）の広いトランジスタのエ
ミッタ拡散層35bがより深く拡散されて形成されること
によるものと推定される。エミッタ拡散層35aがエミッ
タ拡散層35bよりも層厚が薄く形成されるのは、第５図
（ａ）、（ｂ）に示すように、半導体層33a（例えばポ
リSiからなる）のエミッタ窓36a内の部分の層厚が半導
体層33bのエミッタ窓36b内の部分の層厚よりも厚くなる
からである。一般にhFEは活性ベース領域の不純物総量
に反比例するので、第５図（ｂ）に示すように、ベース
拡散層34bとエミッタ拡散層35bとの間隔Ｚが狭いほどh
FEが大きくなってしまう。なお、第５図において、31は
例えばSiからなる基板、32は例えばSiO2からなる絶縁膜
である。
幅の広いトランジスタではhFEが高くなる傾向があり、
回路としての入出力レベルを合わせる必要性からhFEを
バランス良く保たなければならないという問題点があっ
た。具体的には、第５図（ａ）、（ｂ）に示すように、
エミッタ幅の広いトランジスタ（第５図（ｂ））のhFE
がエミッタ幅の狭いトランジスタ（第５図（ａ））より
も高くなるのは、ベース拡散層34a、34bの層厚がそれぞ
れ同じ場合、第５図（ａ）に示すエミッタ幅（Ｘ）の狭
いトランジスタのエミッタ拡散層35aに比べ、第５図
（ｂ）に示すエミッタ幅（Ｙ）の広いトランジスタのエ
ミッタ拡散層35bがより深く拡散されて形成されること
によるものと推定される。エミッタ拡散層35aがエミッ
タ拡散層35bよりも層厚が薄く形成されるのは、第５図
（ａ）、（ｂ）に示すように、半導体層33a（例えばポ
リSiからなる）のエミッタ窓36a内の部分の層厚が半導
体層33bのエミッタ窓36b内の部分の層厚よりも厚くなる
からである。一般にhFEは活性ベース領域の不純物総量
に反比例するので、第５図（ｂ）に示すように、ベース
拡散層34bとエミッタ拡散層35bとの間隔Ｚが狭いほどh
FEが大きくなってしまう。なお、第５図において、31は
例えばSiからなる基板、32は例えばSiO2からなる絶縁膜
である。
そこで本発明は、エミッタ幅がそれぞれ異なってもh
FEのバランスをほとんど同じに保つことができ、トラン
ジスタサイズを小さくして高集積化を向上させることが
できる半導体装置及びその製造方法を提供することを目
的としている。
FEのバランスをほとんど同じに保つことができ、トラン
ジスタサイズを小さくして高集積化を向上させることが
できる半導体装置及びその製造方法を提供することを目
的としている。
第１の発明による半導体装置は上記目的達成のため、
エミッタ幅の広いトランジスタと該トランジスタよりも
エミッタ幅の狭いトランジスタとを有する半導体装置に
おいて、前記エミッタ幅の広いトランジスタに層厚の厚
いベース拡散層を設け、前記エミッタ幅の狭いトランジ
スタに前記ベース拡散層の層厚よりも薄い層厚のベース
拡散層を設けたことを特徴とするものである。
エミッタ幅の広いトランジスタと該トランジスタよりも
エミッタ幅の狭いトランジスタとを有する半導体装置に
おいて、前記エミッタ幅の広いトランジスタに層厚の厚
いベース拡散層を設け、前記エミッタ幅の狭いトランジ
スタに前記ベース拡散層の層厚よりも薄い層厚のベース
拡散層を設けたことを特徴とするものである。
該第１の発明による半導体装置の製造方法は上記目的
達成のため、エミッタ幅の広いトランジスタと該トラン
ジスタよりエミッタ幅の狭いトランジスタとを有する半
導体装置の製造方法において、注入エネルギーの異なる
イオン注入を行うことにより、前記エミッタ幅の広いト
ランジスタに層厚の厚いベース拡散層を形成し、前記エ
ミッタ幅の狭いトランジスタに前記ベース拡散層の層厚
よりも薄い層厚のベース拡散層を形成する工程を含むも
のである。
達成のため、エミッタ幅の広いトランジスタと該トラン
ジスタよりエミッタ幅の狭いトランジスタとを有する半
導体装置の製造方法において、注入エネルギーの異なる
イオン注入を行うことにより、前記エミッタ幅の広いト
ランジスタに層厚の厚いベース拡散層を形成し、前記エ
ミッタ幅の狭いトランジスタに前記ベース拡散層の層厚
よりも薄い層厚のベース拡散層を形成する工程を含むも
のである。
第２の発明による半導体装置は、上記目的達成のた
め、エミッタ幅の広いトランジスタと該トランジスタよ
りもエミッタ幅の狭いトランジスタとを有する半導体装
置において、前記エミッタ幅の広いトランジスタに不純
物濃度の高いベース拡散層を設け、前記エミッタ幅の狭
いトランジスタに前記ベース拡散層の不純物濃度よりも
低い不純物濃度のベース拡散層を設けたことを特徴とす
るものである。
め、エミッタ幅の広いトランジスタと該トランジスタよ
りもエミッタ幅の狭いトランジスタとを有する半導体装
置において、前記エミッタ幅の広いトランジスタに不純
物濃度の高いベース拡散層を設け、前記エミッタ幅の狭
いトランジスタに前記ベース拡散層の不純物濃度よりも
低い不純物濃度のベース拡散層を設けたことを特徴とす
るものである。
該第２の発明による半導体装置の製造方法は上記目的
達成のため、エミッタ幅の広いトランジスタと該トラン
ジスタよりもエミッタ幅の狭いトランジスタとを有する
半導体装置の製造方法において、注入量の異なるイオン
注入を行うことにより、前記エミッタ幅の広いトランジ
スタに不純物濃度の高いベース拡散層を形成し、前記エ
ミッタ幅の狭いトランジスタに前記ベース拡散層の不純
物濃度よりも低い不純物濃度のベース拡散層を形成する
工程を含むものである。
達成のため、エミッタ幅の広いトランジスタと該トラン
ジスタよりもエミッタ幅の狭いトランジスタとを有する
半導体装置の製造方法において、注入量の異なるイオン
注入を行うことにより、前記エミッタ幅の広いトランジ
スタに不純物濃度の高いベース拡散層を形成し、前記エ
ミッタ幅の狭いトランジスタに前記ベース拡散層の不純
物濃度よりも低い不純物濃度のベース拡散層を形成する
工程を含むものである。
第１の発明の半導体装置は、エミッタ幅の広いトラン
ジスタに層厚の厚いベース拡散層が形成され、エミッタ
幅の狭いトランジスタに前記ベース拡散層の層厚よりも
薄い層厚のベース拡散層が形成される。
ジスタに層厚の厚いベース拡散層が形成され、エミッタ
幅の狭いトランジスタに前記ベース拡散層の層厚よりも
薄い層厚のベース拡散層が形成される。
第２の発明の半導体装置は、エミッタ幅の広いトラン
ジスタに不純物濃度の高いベース拡散層が形成され、エ
ミッタ幅の狭いトランジスタに前記ベース拡散層の不純
物濃度よりも低い不純物濃度のベース拡散層が形成され
る。
ジスタに不純物濃度の高いベース拡散層が形成され、エ
ミッタ幅の狭いトランジスタに前記ベース拡散層の不純
物濃度よりも低い不純物濃度のベース拡散層が形成され
る。
したがって、第１、第２の発明によればエミッタ幅が
それぞれ異なっても両者の活性ベース領域の不純物総量
を同程度としたのでhFEのバランスをほとんど同じに保
つことができ、トランジスタサイズを小さくできる。
それぞれ異なっても両者の活性ベース領域の不純物総量
を同程度としたのでhFEのバランスをほとんど同じに保
つことができ、トランジスタサイズを小さくできる。
以下、本発明を図面に基づいて説明する。
第１図は第１の発明に係る半導体装置の一実施例の構
造を示す断面図である。図示例の半導体装置はバイポー
ラトランジスタに適用する場合を示している。
造を示す断面図である。図示例の半導体装置はバイポー
ラトランジスタに適用する場合を示している。
この図において、１は例えばSiからなり、例えば導電
型がｐ型の基板、２は例えばSiからなり、例えばn+型の
埋め込み半導体層で、例えば20Ω／□で層厚が例えば３
μｍである。３は例えばSiからなり、例えばｎ型の半導
体層で、比抵抗が例えば0.5Ωcmで層厚が例えば1.6μｍ
である。４は例えばSiO2からなる素子分離絶縁膜（LOCO
Sともいわれる）で、膜厚が例えば6000Åである。５は
例えばSiO2からなり、膜厚が例えば500Åの絶縁膜、６
は例えばp+型の素子分離拡散層、７は例えばn+型のコレ
クタ拡散層、8a、8bは例えばn+型のエミッタ拡散層、9
a、9bは例えばp+型のベース拡散層（ベース拡散層9aは
第１の発明に係る層厚の大きいベース拡散層に該当し、
ベース拡散層9bは第１の発明に係る小さい層厚のベース
拡散層に該当する）で、ベース拡散層9aの層厚は例えば
0.45〜0.55μｍであり、ベース拡散層9bの層厚は例えば
0.3〜0.4μｍである。10は例えばポリSiからなる半導体
層、11はコレクタ電極、12はエミッタ電極、13はベース
電極である。
型がｐ型の基板、２は例えばSiからなり、例えばn+型の
埋め込み半導体層で、例えば20Ω／□で層厚が例えば３
μｍである。３は例えばSiからなり、例えばｎ型の半導
体層で、比抵抗が例えば0.5Ωcmで層厚が例えば1.6μｍ
である。４は例えばSiO2からなる素子分離絶縁膜（LOCO
Sともいわれる）で、膜厚が例えば6000Åである。５は
例えばSiO2からなり、膜厚が例えば500Åの絶縁膜、６
は例えばp+型の素子分離拡散層、７は例えばn+型のコレ
クタ拡散層、8a、8bは例えばn+型のエミッタ拡散層、9
a、9bは例えばp+型のベース拡散層（ベース拡散層9aは
第１の発明に係る層厚の大きいベース拡散層に該当し、
ベース拡散層9bは第１の発明に係る小さい層厚のベース
拡散層に該当する）で、ベース拡散層9aの層厚は例えば
0.45〜0.55μｍであり、ベース拡散層9bの層厚は例えば
0.3〜0.4μｍである。10は例えばポリSiからなる半導体
層、11はコレクタ電極、12はエミッタ電極、13はベース
電極である。
なお、図示例の半導体装置は、エミッタ幅（例えば2.
0μｍ）の広いトランジスタＡ（エミッタ拡散層8aの幅
が広いことを意味し、第１の発明に係るエミッタ幅の広
いトランジスタに該当する）とトランジスタＡよりもエ
ミッタ幅（例えば0.6μｍ）の狭いトランジスタＢ（エ
ミッタ拡散層8bの幅が狭いことを意味し、第１の発明に
係るエミッタ幅の狭いトランジスタに該当する）とから
構成されている。エミッタ幅の広いトランジスタＡは大
電流用トランジスタとして機能し、エミッタ幅の狭いト
ランジスタＢは高速動作用トランジスタとして機能しう
るものである。
0μｍ）の広いトランジスタＡ（エミッタ拡散層8aの幅
が広いことを意味し、第１の発明に係るエミッタ幅の広
いトランジスタに該当する）とトランジスタＡよりもエ
ミッタ幅（例えば0.6μｍ）の狭いトランジスタＢ（エ
ミッタ拡散層8bの幅が狭いことを意味し、第１の発明に
係るエミッタ幅の狭いトランジスタに該当する）とから
構成されている。エミッタ幅の広いトランジスタＡは大
電流用トランジスタとして機能し、エミッタ幅の狭いト
ランジスタＢは高速動作用トランジスタとして機能しう
るものである。
すなわち、上記実施例では、エミッタ幅の広いトラン
ジスタＡに層厚の厚いベース拡散層9aを適宜設け、エミ
ッタ幅の狭いトランジスタＢにはベース拡散層9aの層厚
よりも薄い層厚のベース拡散層9bを適宜設けたので、エ
ミッタ幅がそれぞれ異なっても両者のhFE値をほとんど
同じに保つことができ（hFEのずれを30％以内に抑える
ことができる）、トランジスタサイズを小さくして集積
度を向上させることができる。具体的には、hFEのバラ
ンスを保ちながらエミッタ幅の広いトランジスタＡ側の
エミッタ幅を適宜広くできるため、例えば30mAの動作電
流を有するトランジスタにおいて、従来のものに比べト
ランジスタ面積を約50％に縮小できる。
ジスタＡに層厚の厚いベース拡散層9aを適宜設け、エミ
ッタ幅の狭いトランジスタＢにはベース拡散層9aの層厚
よりも薄い層厚のベース拡散層9bを適宜設けたので、エ
ミッタ幅がそれぞれ異なっても両者のhFE値をほとんど
同じに保つことができ（hFEのずれを30％以内に抑える
ことができる）、トランジスタサイズを小さくして集積
度を向上させることができる。具体的には、hFEのバラ
ンスを保ちながらエミッタ幅の広いトランジスタＡ側の
エミッタ幅を適宜広くできるため、例えば30mAの動作電
流を有するトランジスタにおいて、従来のものに比べト
ランジスタ面積を約50％に縮小できる。
第２図（ａ）〜（ｃ）は第１の発明に係る半導体装置
の製造方法の一実施例を説明するための図である。図示
例の製造方法はバイポーラトランジスタに適用する場合
を示している。
の製造方法の一実施例を説明するための図である。図示
例の製造方法はバイポーラトランジスタに適用する場合
を示している。
これらの図において、第１図と同一符号は同一または
相当部分を示し、14a、14bはエミッタ窓である。
相当部分を示し、14a、14bはエミッタ窓である。
次に、その製造工程について説明する。
まず、第２図（ａ）に示すように、例えば通常行われ
ているバイポーラプロセスにより、基板１上に、埋め込
み半導体層２、半導体層３、素子分離絶縁膜４、絶縁膜
５、素子分離拡散層６及びコレクタ拡散層７をそれぞれ
形成する。ここで、埋め込み半導体層２は例えばSbのイ
オン注入が行われており、層厚が例えば３μｍで例えば
20Ω／□になるように形成される。半導体層３は例えば
エピタキシャル成長によって層厚が例えば6000Åで形成
される。
ているバイポーラプロセスにより、基板１上に、埋め込
み半導体層２、半導体層３、素子分離絶縁膜４、絶縁膜
５、素子分離拡散層６及びコレクタ拡散層７をそれぞれ
形成する。ここで、埋め込み半導体層２は例えばSbのイ
オン注入が行われており、層厚が例えば３μｍで例えば
20Ω／□になるように形成される。半導体層３は例えば
エピタキシャル成長によって層厚が例えば6000Åで形成
される。
次に、第２図（ｂ）に示すように、注入エネルギーの
異なるイオン注入を行うことにより、エミッタ幅の広い
トランジスタＡに層厚の大きいベース拡散層9aを層厚が
例えば0.45〜0.5μｍで形成し、エミッタ幅の狭いトラ
ンジスタＢにベース拡散層9aの層厚よりも小さい層厚の
ベース拡散層9bを層厚が例えば0.3〜0.4μｍで形成す
る。具体的には、エミッタ幅の広いトランジスタＡのイ
オン注入の条件は、例えばボロン（B+）、100KeV、5E13
cm-2であり、エミッタ幅の狭いトランジスタＢのイオン
注入の条件は、例えばボロン（B+）、35KeV、5E13cm-2
である。次いで、例えば900℃、30分でアニール処理を
行う。このように注入エネルギーの異なるイオン注入を
行うことにより、エミッタ幅の広いトランジスタに層厚
の厚いベース拡散層を形成し、エミッタ幅の狭いトラン
ジスタに前記ベース拡散層の層厚よりも薄い層厚のベー
ス拡散層を形成することができる。
異なるイオン注入を行うことにより、エミッタ幅の広い
トランジスタＡに層厚の大きいベース拡散層9aを層厚が
例えば0.45〜0.5μｍで形成し、エミッタ幅の狭いトラ
ンジスタＢにベース拡散層9aの層厚よりも小さい層厚の
ベース拡散層9bを層厚が例えば0.3〜0.4μｍで形成す
る。具体的には、エミッタ幅の広いトランジスタＡのイ
オン注入の条件は、例えばボロン（B+）、100KeV、5E13
cm-2であり、エミッタ幅の狭いトランジスタＢのイオン
注入の条件は、例えばボロン（B+）、35KeV、5E13cm-2
である。次いで、例えば900℃、30分でアニール処理を
行う。このように注入エネルギーの異なるイオン注入を
行うことにより、エミッタ幅の広いトランジスタに層厚
の厚いベース拡散層を形成し、エミッタ幅の狭いトラン
ジスタに前記ベース拡散層の層厚よりも薄い層厚のベー
ス拡散層を形成することができる。
次に、第２図（ｃ）に示すように、例えばCVDによりS
iO2を堆積（図示せず）した後、例えばRIEによりSiO2を
選択的にエッチングしてエミッタ窓14a、14bを形成す
る。次いで、例えばCVDにより全面にポリSiを堆積して
半導体層10を形成した後、イオン注入によりベース拡散
層9a、9b内にエミッタ拡散層8a、8bをそれぞれ選択的に
形成する。イオン注入は例えばAs+、60KeV、5E15cm-2で
ある。次いで、例えば950℃、30分でアニール処理を行
う。
iO2を堆積（図示せず）した後、例えばRIEによりSiO2を
選択的にエッチングしてエミッタ窓14a、14bを形成す
る。次いで、例えばCVDにより全面にポリSiを堆積して
半導体層10を形成した後、イオン注入によりベース拡散
層9a、9b内にエミッタ拡散層8a、8bをそれぞれ選択的に
形成する。イオン注入は例えばAs+、60KeV、5E15cm-2で
ある。次いで、例えば950℃、30分でアニール処理を行
う。
そして、通常行われている電極形成工程を経ることに
より、第１図に示すような構造の半導体装置が完成す
る。
より、第１図に示すような構造の半導体装置が完成す
る。
すなわち、上記実施例ではエミッタ幅の広いトランジ
スタＡに層厚の厚いベース拡散層9aを適宜形成し、エミ
ッタ幅の狭いトランジスタＢにベース拡散層9aの層厚よ
りも薄い層厚のベース拡散層9bを適宜形成したので、エ
ミッタ幅がそれぞれ異なっていても両者のhFEの値をほ
とんど同じにでき、トランジスタサイズが小さく高集積
化したトランジスタが実現できる。
スタＡに層厚の厚いベース拡散層9aを適宜形成し、エミ
ッタ幅の狭いトランジスタＢにベース拡散層9aの層厚よ
りも薄い層厚のベース拡散層9bを適宜形成したので、エ
ミッタ幅がそれぞれ異なっていても両者のhFEの値をほ
とんど同じにでき、トランジスタサイズが小さく高集積
化したトランジスタが実現できる。
第３図は第２の発明に係る半導体装置の一実施例の構
造を示す断面図である。図示例の半導体装置はバイポー
ラトランジスタに適用する場合を示している。
造を示す断面図である。図示例の半導体装置はバイポー
ラトランジスタに適用する場合を示している。
この図において、第１図及び第２図と同一符号は同一
または相当部分を示し、19a、19bは例えばp+型のベース
拡散層で、ベース拡散層19aの不純物濃度は例えば8E13c
m-2であり、ベース拡散層19bの不純物濃度は例えば5E13
cm-2である。ベース拡散層19aは第２の発明に係る不純
物濃度の大きいベース拡散層に該当し、ベース拡散層19
bは第２の発明に係る不純物濃度の小さいベース拡散層
に該当する。
または相当部分を示し、19a、19bは例えばp+型のベース
拡散層で、ベース拡散層19aの不純物濃度は例えば8E13c
m-2であり、ベース拡散層19bの不純物濃度は例えば5E13
cm-2である。ベース拡散層19aは第２の発明に係る不純
物濃度の大きいベース拡散層に該当し、ベース拡散層19
bは第２の発明に係る不純物濃度の小さいベース拡散層
に該当する。
すなわち、上記実施例では、第３図に示すようにエミ
ッタ幅の広いトランジスタＡ′に不純物濃度の高いベー
ス拡散層19aを適宜設け、エミッタ幅の狭いトランジス
タＢ′にベース拡散層19aよりも低い不純物濃度のベー
ス拡散層19bを適宜設けたので、活性ベース領域の不純
物総量は両者ともほぼ同じになり第１の発明と同様な効
果を得ることができ、エミッタ幅がそれぞれ異なっても
hFEのバランスをほとんど同じに保つことができ、トラ
ンジスタサイズを小さくして高集化を向上させることが
できる。
ッタ幅の広いトランジスタＡ′に不純物濃度の高いベー
ス拡散層19aを適宜設け、エミッタ幅の狭いトランジス
タＢ′にベース拡散層19aよりも低い不純物濃度のベー
ス拡散層19bを適宜設けたので、活性ベース領域の不純
物総量は両者ともほぼ同じになり第１の発明と同様な効
果を得ることができ、エミッタ幅がそれぞれ異なっても
hFEのバランスをほとんど同じに保つことができ、トラ
ンジスタサイズを小さくして高集化を向上させることが
できる。
第４図（ａ）〜（ｃ）は第２の発明に係る半導体装置
の製造方法の一実施例を説明するための図である。図示
例の製造方法はバイポーラトランジスタを適用する場合
を示している。
の製造方法の一実施例を説明するための図である。図示
例の製造方法はバイポーラトランジスタを適用する場合
を示している。
これらの図において、第１〜第３図と同一符号は同一
または相当部分を示す。
または相当部分を示す。
次に、その製造工程について説明する。
まず、第４図（ａ）に示すように、例えば通常行われ
ているバイポーラプロセスにより、基板１上に、埋め込
み半導体層２、半導体層３、素子分離絶縁膜４、絶縁膜
５、素子分離拡散層６及びコレクタ拡散層７をそれぞれ
形成する。ここで、埋め込み半導体層２は例えばSbのイ
オン注入が行われており、層厚が例えば３μｍで、例え
ば20Ω／□になるように形成される。半導体層３は例え
ばエピタキシャル成長によって層厚が例えば6000Åで形
成される。
ているバイポーラプロセスにより、基板１上に、埋め込
み半導体層２、半導体層３、素子分離絶縁膜４、絶縁膜
５、素子分離拡散層６及びコレクタ拡散層７をそれぞれ
形成する。ここで、埋め込み半導体層２は例えばSbのイ
オン注入が行われており、層厚が例えば３μｍで、例え
ば20Ω／□になるように形成される。半導体層３は例え
ばエピタキシャル成長によって層厚が例えば6000Åで形
成される。
次に、第４図（ｂ）に示すように、注入量（ドーズ量
のこと）の異なるイオン注入を行うことにより、エミッ
タ幅の広いトランジスタＡ′に不純物濃度の高いベース
拡散層19aを形成し、エミッタ幅の狭いトランジスタ
Ｂ′にベース拡散層19aの不純物濃度よりも低い不純物
濃度のベース拡散層19bを形成する。イオン注入はエミ
ッタ幅の広178ンジスタＡ側のみ２回に分けて行ってい
る。具体的には、まず、第１回目にはエミッタ幅の広い
トランジスタＡ及びエミッタ幅の狭いトランジスタＢの
全てのトランジスタに例えばボロン（B+）、35KeV、5E1
3cm-2でイオン注入を行い、第２回目にはエミッタ幅の
広いトランジスタＡ側のみにイオン注入を行い、例えば
ボロン（B+）、35KeV、3E13cm-2でイオン注入を行う。
このような工程によりエミッタ幅の広いトランジスタに
不純物濃度の高いベース拡散層を形成し、エミッタ幅の
狭いトランジスタに前記ベース拡散層の不純物濃度より
も低い不純物濃度のベース拡散層を形成することができ
る。
のこと）の異なるイオン注入を行うことにより、エミッ
タ幅の広いトランジスタＡ′に不純物濃度の高いベース
拡散層19aを形成し、エミッタ幅の狭いトランジスタ
Ｂ′にベース拡散層19aの不純物濃度よりも低い不純物
濃度のベース拡散層19bを形成する。イオン注入はエミ
ッタ幅の広178ンジスタＡ側のみ２回に分けて行ってい
る。具体的には、まず、第１回目にはエミッタ幅の広い
トランジスタＡ及びエミッタ幅の狭いトランジスタＢの
全てのトランジスタに例えばボロン（B+）、35KeV、5E1
3cm-2でイオン注入を行い、第２回目にはエミッタ幅の
広いトランジスタＡ側のみにイオン注入を行い、例えば
ボロン（B+）、35KeV、3E13cm-2でイオン注入を行う。
このような工程によりエミッタ幅の広いトランジスタに
不純物濃度の高いベース拡散層を形成し、エミッタ幅の
狭いトランジスタに前記ベース拡散層の不純物濃度より
も低い不純物濃度のベース拡散層を形成することができ
る。
次に、第４図（ｃ）に示すように、例えばCVD法によ
りSiO2を堆積（図示せず）した後、例えばRIEによりSiO
2を選択的にエッチングしてエミッタ窓14a、14bを形成
する。次いで、例えばCVDにより全面にポリSiを堆積し
て半導体層10を形成した後、イオン注入によりベース拡
散層19a、19b内にエミッタ拡散層18a、18bをそれぞれ選
択的に形成する。イオン注入は、例えばAs+、60KeV、5E
15cm-2である。次いで、例えば950℃、30分でアニール
処理する。
りSiO2を堆積（図示せず）した後、例えばRIEによりSiO
2を選択的にエッチングしてエミッタ窓14a、14bを形成
する。次いで、例えばCVDにより全面にポリSiを堆積し
て半導体層10を形成した後、イオン注入によりベース拡
散層19a、19b内にエミッタ拡散層18a、18bをそれぞれ選
択的に形成する。イオン注入は、例えばAs+、60KeV、5E
15cm-2である。次いで、例えば950℃、30分でアニール
処理する。
そして、通常行われている電極形成工程を経ることに
より、第３図に示すような構造の半導体装置が完成す
る。
より、第３図に示すような構造の半導体装置が完成す
る。
すなわち、上記実施例では、エミッタ幅の広いトラン
ジスタＡ′に不純物濃度の高いベース拡散層19aを適宜
形成し、エミッタ幅の狭いトランジスタＢ′にベース拡
散層19aの不純物濃度よりも低い不純物濃度のベース拡
散層19bを適宜形成したので、第１の発明と同様な効果
を得ることができる。
ジスタＡ′に不純物濃度の高いベース拡散層19aを適宜
形成し、エミッタ幅の狭いトランジスタＢ′にベース拡
散層19aの不純物濃度よりも低い不純物濃度のベース拡
散層19bを適宜形成したので、第１の発明と同様な効果
を得ることができる。
なお、第１、第２の発明に係る上記各実施例では、半
導体装置をバイポーラトランジスタで適用する場合につ
いて説明したが、第１、第２の発明はこれに限定される
ものではなく、ジャンクションFETに適用する場合であ
ってもよい。
導体装置をバイポーラトランジスタで適用する場合につ
いて説明したが、第１、第２の発明はこれに限定される
ものではなく、ジャンクションFETに適用する場合であ
ってもよい。
第１、第２の発明に係る上記各実施例は、npn型のト
ランジスタで構成する場合について説明したが、第１、
第２の発明はこれに限定されるものではなく、pnp型の
トランジスタで構成する場合であってもよい。
ランジスタで構成する場合について説明したが、第１、
第２の発明はこれに限定されるものではなく、pnp型の
トランジスタで構成する場合であってもよい。
第２の発明の上記実施例では、エミッタ幅の広いトラ
ンジスタＡ′のベース拡散層19aをイオン注入を２回行
うことで形成する場合について説明したが、第２の発明
はこれに限定されるものではなく、１回のイオン注入で
形成しても３回以上のイオン注入で形成してもよい。
ンジスタＡ′のベース拡散層19aをイオン注入を２回行
うことで形成する場合について説明したが、第２の発明
はこれに限定されるものではなく、１回のイオン注入で
形成しても３回以上のイオン注入で形成してもよい。
本発明の第１、第２の発明によれば、エミッタ幅がそ
れぞれ異なってもhFEのバランスをほとんど同じに保つ
ことができ、トランジスタサイズを小さくして集積度を
向上させることができる。
れぞれ異なってもhFEのバランスをほとんど同じに保つ
ことができ、トランジスタサイズを小さくして集積度を
向上させることができる。
第１図は第１の発明に係る半導体装置の一実施例の構造
を示す断面図、 第２図は第１の発明に係る半導体装置の製造方法の一実
施例を説明する図、 第３図は第２の発明に係る半導体装置の一実施例の構造
を示す断面図、 第４図は第２の発明に係る半導体装置の製造方法の一実
施例を説明する図 第５図は従来例の課題を説明する図である。 １……基板、 ２……埋め込み半導体層、 ３……半導体層、 ４……素子分離絶縁膜、 ５……絶縁膜、 ６……素子分離拡散層、 ７……コレクタ拡散層、 8a、8b……エミッタ拡散層、 9a、9b……ベース拡散層、 10……半導体層、 11……コレクタ電極、 12……エミッタ電極、 13……ベース電極、 14a、14b……エミッタ窓、 19a、19b……ベース拡散層。
を示す断面図、 第２図は第１の発明に係る半導体装置の製造方法の一実
施例を説明する図、 第３図は第２の発明に係る半導体装置の一実施例の構造
を示す断面図、 第４図は第２の発明に係る半導体装置の製造方法の一実
施例を説明する図 第５図は従来例の課題を説明する図である。 １……基板、 ２……埋め込み半導体層、 ３……半導体層、 ４……素子分離絶縁膜、 ５……絶縁膜、 ６……素子分離拡散層、 ７……コレクタ拡散層、 8a、8b……エミッタ拡散層、 9a、9b……ベース拡散層、 10……半導体層、 11……コレクタ電極、 12……エミッタ電極、 13……ベース電極、 14a、14b……エミッタ窓、 19a、19b……ベース拡散層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (2)
- 【請求項１】同一基板上にエミッタ幅の広い第１のトラ
ンジスタと該第１のトランジスタよりもエミッタ幅の狭
い第２のトランジスタとを有する半導体装置において、 前記第１のトランジスタに設けられた層厚の厚い第１の
ベース拡散層と、前記第２のトランジスタに設けられ前
記第１のベース拡散層の層厚よりも薄い層厚の第２のベ
ース拡散層とを有することを特徴とする半導体装置。 - 【請求項２】同一基板上にエミッタ幅の広い第１のトラ
ンジスタと該第１のトランジスタよりもエミッタ幅の狭
い第２のトランジスタとを有する半導体装置において、
前記第１のトランジスタに設けられた不純物濃度の高い
第１のベース拡散層と、前記第２のトランジスタに設け
られ前記第１のベース拡散層の不純物濃度よりも低い不
純物濃度のベース拡散層とを有することを特徴とする半
導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124117A JPH0831473B2 (ja) | 1988-05-20 | 1988-05-20 | 半導体装置 |
| EP89109046A EP0342695B1 (en) | 1988-05-20 | 1989-05-19 | Semiconductor device |
| DE68928760T DE68928760T2 (de) | 1988-05-20 | 1989-05-19 | Halbleitervorrichtung |
| KR1019890006734A KR920008422B1 (ko) | 1988-05-20 | 1989-05-19 | 반도체 장치 |
| US07/685,153 US5151765A (en) | 1988-05-20 | 1991-04-10 | Semiconductor device comprising high-speed and high-current transistors formed in a common substrate and having matched characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124117A JPH0831473B2 (ja) | 1988-05-20 | 1988-05-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01293562A JPH01293562A (ja) | 1989-11-27 |
| JPH0831473B2 true JPH0831473B2 (ja) | 1996-03-27 |
Family
ID=14877346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63124117A Expired - Fee Related JPH0831473B2 (ja) | 1988-05-20 | 1988-05-20 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5151765A (ja) |
| EP (1) | EP0342695B1 (ja) |
| JP (1) | JPH0831473B2 (ja) |
| KR (1) | KR920008422B1 (ja) |
| DE (1) | DE68928760T2 (ja) |
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|---|---|---|---|---|
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| JP2746499B2 (ja) * | 1992-05-15 | 1998-05-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5652153A (en) * | 1994-07-22 | 1997-07-29 | Harris Corporation | Method of making JFET structures for semiconductor devices with complementary bipolar transistors |
| JP3409548B2 (ja) * | 1995-12-12 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH09199513A (ja) * | 1996-01-19 | 1997-07-31 | Mitsubishi Electric Corp | バイポーラトランジスタおよび該バイポーラトランジスタを有する半導体装置 |
| JP3409618B2 (ja) * | 1996-12-26 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2002231818A (ja) * | 2001-02-02 | 2002-08-16 | Nec Yamagata Ltd | 半導体集積回路 |
| US6555451B1 (en) * | 2001-09-28 | 2003-04-29 | The United States Of America As Represented By The Secretary Of The Navy | Method for making shallow diffusion junctions in semiconductors using elemental doping |
| US10396188B1 (en) * | 2018-04-25 | 2019-08-27 | Qualcomm Incorporated | Heterojunction bipolar transistors and method of fabricating the same |
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| JPS54113269A (en) * | 1978-02-24 | 1979-09-04 | Hitachi Ltd | Production of junction-type electronic field effect transistor |
| JPS55138267A (en) * | 1979-04-12 | 1980-10-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit containing resistance element |
| JPS57106160A (en) * | 1980-12-24 | 1982-07-01 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| DE3361832D1 (en) * | 1982-04-19 | 1986-02-27 | Matsushita Electric Industrial Co Ltd | Semiconductor ic and method of making the same |
| JPS5933860A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPS59182571A (ja) * | 1983-03-31 | 1984-10-17 | Fujitsu Ltd | 半導体装置 |
| JPH0682789B2 (ja) * | 1983-10-20 | 1994-10-19 | ローム株式会社 | 半導体装置の製造方法 |
| JPS6167271A (ja) * | 1984-09-10 | 1986-04-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63198367A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体装置 |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
-
1988
- 1988-05-20 JP JP63124117A patent/JPH0831473B2/ja not_active Expired - Fee Related
-
1989
- 1989-05-19 DE DE68928760T patent/DE68928760T2/de not_active Expired - Fee Related
- 1989-05-19 KR KR1019890006734A patent/KR920008422B1/ko not_active Expired
- 1989-05-19 EP EP89109046A patent/EP0342695B1/en not_active Expired - Lifetime
-
1991
- 1991-04-10 US US07/685,153 patent/US5151765A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68928760T2 (de) | 1998-12-10 |
| KR920008422B1 (ko) | 1992-09-28 |
| EP0342695B1 (en) | 1998-07-29 |
| DE68928760D1 (de) | 1998-09-03 |
| US5151765A (en) | 1992-09-29 |
| EP0342695A2 (en) | 1989-11-23 |
| KR890017793A (ko) | 1989-12-18 |
| JPH01293562A (ja) | 1989-11-27 |
| EP0342695A3 (en) | 1990-11-22 |
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